KR20040040693A - 트렌치 소자분리막을 갖는 반도체 소자의 형성방법 - Google Patents
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Abstract
트렌치 소자분리막을 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판 상에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 구비한다. 하드마스크막 및 버퍼절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키는 개구부를 형성하고, 개구부에 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성한다. 트렌치 및 개구부 내부에 소자분리막을 형성하고, 하드마스크막을 식각공정으로 제거하여 버퍼절연막 및 소자분리막의 상부측벽을 노출시킨다. 노출된 소자분리막의 상부 측벽에 스페이서를 형성하고, 버퍼절연막 및 스페이서를 등방성 식각으로 식각하여 활성영역을 노출시킨다. 이때, 스페이서는 버퍼절연막의 등방성 식각에 대한 식각율과 동일한 식각율을 갖는다.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히, 트렌치 소자분리막을 갖는 반도체소자의 형성방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 반도체 소자들의 선폭은 점점 미세해지고 있다. 이로 인하여, 미세한 선폭의 반도체 소자를 격리하는 소자분리막이 중요한 문제점으로 대두되고 있다. 현재, 널리 사용되고 있는 소자분리막은 트렌치 소자분리막이다.
한편, 반도체 기억소자 중 플래쉬 기억소자의 단위 셀은 통상적으로, 전하를 저장하는 격리된 플로팅 게이트 전극, 플로팅 게이트 전극의 전하의 유출입을 담당하는 제어 게이트 전극 및 제어 게이트 전극 양측의 활성영역에 형성된 소오스/드레인 영역으로 구성된다.
및 제어 게이트 전극 사이에 개재된 제어 게이트 절연막으로 구성된다.
도 1a 내지 도 3a은 종래의 트렌치 소자분리막을 갖는 플래쉬 기억소자의 형성방법을 설명하기 위한 평면도들이며, 도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 I-I'을 따라 취해진 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체기판(1) 상에 버퍼산화막(2) 및 하드마스크막(3)을 차례로 형성하고, 상기 하드마스크막(3) 및 상기 버퍼산화막(2)을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시킨다. 상기 버퍼산화막(2)은 실리콘산화막으로 형성하고, 상기 하드마스크막(3)은 실리콘질화막으로 형성한다. 상기 노출된 반도체기판(1)을 선택적으로 식각하여 활성영역(A)을 한정하는 트렌치들(4)을 형성한다. 상기 트렌치들(4)은 나란히 배열된 라인 형태이다. 상기 트렌치(4) 형성을 위한 식각공정시, 손상된 상기 트렌치(4) 내부 측벽 및 바닥을 치유하기 위한 측벽산화막(5)을 형성한다. 상기 측벽산화막(5)은 열산화막으로 형성한다. 상기 측벽산화막(5)을 갖는 반도체기판(1) 전면에 소자분리 절연막(6)을 형성한다. 상기 소자분리절연막(6)은 실리콘산화막으로 형성한다.
도 2a 및 도 2b를 참조하면, 상기 소자분리 절연막(6)을 상기 하드마스크막(3)이 노출될때까지 평탄화하여 소자분리막(6)을 형성하고, 상기 노출된 하드마스크막(3)을 습식식각으로 제거하여, 상기 버퍼산화막(2)을 노출시킨다. 상기 버퍼산화막(2)을 등방성식각인 습식식각으로 제거하여 상기 활성영역(A)을 노출시킨다. 이때, 상기 습식식각으로 인하여, 상기 측벽산화막(5) 및 상기 소자분리막(6a)이 리세스 되어 상기 활성영역(a)과 인접한 상기 소자분리막(6a)의 가장자리(edge)에 그루브(g; groove)가 형성될 수 있다. 상기 그루브(g)로 인하여 상기 활성영역(A)의 측벽이 노출될 수도 있다.
상기 노출될 활성영역(A) 표면에 터널산화막(7)을 형성한다. 상기 터널산화막(7)은 열산화막으로 형성한다. 상기 터널산화막(7) 상에 상기 활성영역(A)을 덮는 예비 플로팅 게이트 패턴(8)을 형성한다. 이때, 상기 예비 플로팅 게이트 패턴(8)은 상기 그루브(g)를 채운다. 상기 예비 플로팅 게이트 패턴(8)은 상기 소자분리막(6a)과 평행한 라인 형태로 형성된다. 상기 예비 플로팅 게이트 패턴(8)은 도핑된 폴리실리콘막으로 형성한다. 상기 예비 플로팅 게이트 패턴(8)을 갖는 반도체기판(1) 전면에 제어게이트 절연막(9) 및 제어 게이트 도전막(10)을 차례로 형성한다. 상기 제어 게이트 절연막(9)은 유전막으로 형성한다. 상기 제어 게이트 도전막(10)은 차례로 적층된 도핑된 폴리실리콘막 및 텅스텐실리사이드막으로 형성한다.
도 3a 및 도 3b를 참조하면, 상기 제어 게이트 도전막(10), 상기 제어 게이트 절연막(9) 및 상기 예비 플로팅 게이트 패턴(8)을 연속적으로 패터닝하여 차례로 적층된 플로팅 게이트 패턴(8a), 제어 게이트 절연막 패턴(9a) 및 제어 게이트 패턴(10a)을 형성한다. 이때, 상기 플로팅 게이트 패턴(8a)은 전하를 저장하는 장소로서, 이웃하는 플로팅 게이트 패턴(8a)과 분리되어야 한다. 하지만, 상기 식각공정시, 상기 그루브(g) 내의 상기 예비 플로팅 게이트 패턴(8)이 식각되지 않아 상기 플로팅 게이트 패턴(8a) 사이에 스트링거(s; stringer)가 형성될 수 있다. 상기 스트링거(s)로 인하여, 상기 이웃하는 플로팅 게이트 패턴들(8a)이 서로 전기적으로 접속될 수 있다. 결과적으로, 플래쉬 기억소자의 단위 셀은 오동작 할 수 있다.
또한, 상기 플로팅 게이트 패턴(8a) 하부의 상기 그루브(g) 내에 형성되는 기생 트랜지스터에 의하여 험프(hump)현상 및 역협폭효과(Inverse Narrow Width Effect)이 발생되어 상기 플래쉬 기억소자의 단위 셀 특성이 열화될 수 있다. 상기 그루브(g)를 갖는 상기 소자분리막(6a)이 한정하는 상기 활성영역(A)에 트랜지스터가 형성될 경우, 상기 험프 현상 및 역협폭효과로 인한 상기 트랜지스터의 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 그루브(groove) 형성이 최소화된 트렌치 소자분리막을 갖는 반도체 소자의 형성방법을 제공하는 데 있다.
도 1a 내지 도 3a은 종래의 트렌치 소자분리막을 갖는 비휘발성 기억소자의 형성방법을 설명하기 위한 평면도들이다.
도 1b 내지 도 3b는 각각 도 1a 내지 도 3a의 I-I'을 따라 취해진 단면도들이다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 트랜치 소자분리막을 갖는 반도체소자의 형성방법을 설명하기 위한 사시도들이다.
상술한 기술적 과제를 해결하기 위한 트렌치 소자분리막을 갖는 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체기판 상에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계를 포함한다. 상기 하드마스크막 및 상기 버퍼절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키는 개구부를 형성하고, 상기 개구부에 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성한다. 상기 트렌치 및 상기 개구부 내부에 소자분리막을 형성하고, 상기 하드마스크막을 식각공정으로 제거하여 상기 버퍼절연막 및 상기 소자분리막의 상부측벽을 노출시킨다. 상기 노출된 소자분리막의 상부 측벽에 스페이서를 형성하고, 상기 버퍼절연막 및 상기 스페이서를 등방성 식각으로 식각하여 상기 활성영역을 노출시킨다. 이때, 상기 스페이서는 상기 버퍼절연막의 상기 등방성 식각에 대한 식각율과 동일한 식각율을 갖는다.
구체적으로, 상기 스페이서를 형성하는 단계는 상기 노출된 소자분리막의 상부 측벽을 포함한 반도체기판 전면에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성 식각하여 상기 노출된 소자분리막의 상부 측벽에 스페이서를 형성한다. 바람직하게는, 상기 이방성 식각은 부분적 식각공정으로 진행하여 상기 스페이서 일측의 상기 활성영역 상에 적어도 상기 버퍼절연막을 잔류시킨다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 4 내지 도 9는 본 발명의 바람직한 실시예에 따른 트랜치 소자분리막을 갖는 반도체소자의 형성방법을 설명하기 위한 사시도들이다.
도 4, 도 5 및 도 6을 참조하면, 반도체기판(101) 상에 버퍼절연막(102), 하드마스크막(103) 및 보조 하드마스크막(104)을 차례로 형성한다. 상기 버퍼절연막(102)은 실리콘산화막으로 형성할 수 있다. 예컨대, 열산화막 또는 CVD 실리콘산화막 중 선택된 하나로 형성할 수 있다. 상기 하드마스크막(103)은 상기 반도체기판(101)에 대하여 식각선택비를 갖는 물질막, 예컨대, 실리콘질화막으로 형성할 수 있다. 상기 보조 하드마스크막(104)은 상기 하드마스크막(103)을 보조하여 마스크역활을 하며, 실리콘산화막으로 형성할 수 있다. 상기 보조 하드마스크막(104)은 생략될 수 있다.
상기 보조 하드마스크막(104), 상기 하드마스크막(103) 및 상기 버퍼절연막(102)을 연속적으로 패터닝하여 상기 반도체기판(101)의 소정영역을 노출시키는 개구부들(105)을 형성한다. 상기 개구부(105)의 측벽은 상기 보조 하드마스크막(104), 상기 하드마스크막(103) 및 상기 버퍼절연막(102)으로 구성된다. 상기 개구부(105)에 노출된 반도체기판(101)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(107)를 형성한다. 이때, 상기 보조 하드마스크막(104)은 리세스 되어 리세스 보조 하드마스크막(104')으로 형성될 수 있다. 상기 트렌치들(107)은 나란히 배열된 라인 형태로 형성될 수 있다. 상기 트렌치(107)의 내부 측벽 및 바닥에 측벽산화막(108)을 형성하여 상기 식각공정으로 인하여 손상된 면을 치유한다. 상기 측벽산화막(108)은 열산화막으로 형성할 수 있다. 상기 측벽산화막(108)이 형성된 상기 트렌치(107) 및 상기 개구부(105)를 채우는 소자분리 절연막(109)을 반도체기판(101) 전면에 형성한다. 상기 소자분리 절연막(109)은 실리콘산화막으로 형성할 수 있다.
상기 소자분리 절연막(109) 및 상기 리세스된 보조 하드마스크막(104')을 상기 하드마스크막(103)이 노출될때까지 평탄화하여 상기 트렌치(107) 및 상기 개구부(105) 내에 소자분리막(109a)을 형성한다. 상기 노출된 하드마스크막(104)을 식각 공정, 예컨대, 습식식각으로 제거하여 상기 버퍼절연막(102) 및 상기 소자분리막(109a)의 상부 측벽을 노출시킨다. 상기 노출된 버퍼절연막(102) 및 상기 소자분리막(109a)의 상부를 포함하는 반도체기판(101) 전면에 콘포말한 스페이서 절연막(110)을 형성한다. 상기 스페이서 절연막(110)은 상기 버퍼절연막(102)의 등방성식각에 대한 식각율과 동일한 식각율을 갖는 절연막으로 형성하는 것이 바람직하다. 더 바람직하게는, 상기 스페이서 절연막(110)을 상기 버퍼절연막(102)과 동일한 절연막으로 형성한다. 예를 들면, 실리콘산화막으로 형성하는 것이 바람직하다.
도 7, 도 8 및 도 9를 참조하면, 상기 스페이서 절연막(110)을 이방성 식각하여 상기 노출된 소자분리막(109a)의 상부 측벽에 스페이서(110a)를 형성한다. 이때, 상기 이방성 식각은 부분적 식각 공정(patial etch process)으로 진행하여 적어도 상기 버퍼절연막(102)은 잔류시키는 것이 바람직하다. 이는, 상기 이방성 식각 공정이 플라즈마를 이용할 경우, 상기 활성영역의 표면이 플라즈마 손상되는 것을 방지하기 위한 것이다. 상기 부분적 식각 공정은 타임식각으로 진행할 수 있다. 상기 부분적 식각 공정으로 인하여, 상기 스페이서(110a) 일측의 상기 활성영역 상부에 스페이서 절연막의 잔여물(110')이 형성될 수 있다. 이와는 다르게, 상기 스페이서(110a) 형성시, 상기 버퍼절연막(102)도 식각되어 상기 활성영역이 노출될 수도 있다.
상기 스페이서(110a), 상기 스페이서 절연막의 잔여물(110') 및 상기 버퍼절연막(102)을 등방성 식각, 예를 들면, 습식식각으로 식각하여 상기 활성영역을 노출시킨다. 이때, 상기 스페이서(110a)로 인하여 상기 소자분리막(109a)의 가장자리에 발생하던 종래의 그루브(groove)를 방지할 수 있다. 다시 말해서, 상기 등방성 식각에 의하여 상기 스페이서 절연막의 잔여물(110') 및 상기 버퍼절연막(102)이 식각되는 동안, 상기 소자분리막(109a)의 가장자리 및 상기 측벽산화막(108)은 곡면 측벽을 갖는 상기 스페이서(110a)에 의해 보호된다. 상기 스페이서는 상기 곡면 측벽으로 인하여 균일하게 식각됨으로써, 상기 스페이서(110a)가 완전히 제거되는 동안, 상기 소자분리막(109a) 및 상기 측벽산화막(108)은 보호된다. 이로 인하여, 종래의 소자분리막 가장자리에 형성된 그루브(groove)로 야기되던 스트링거(stringer)를 방지할 수 있다. 또한, 상기 그루브로 인하여 발생하던 험프현상 또는 역협폭효과에 의한 트랜지스터 특성의 열화를 개선할 수 있다.
상기 노출된 활성영역 표면에 터널절연막(150)을 형성한다. 상기 터널절연막(150)은 열산화막으로 형성할 수 있다. 상기 터널절연막(150) 상에 상기 활성영역을 덮는 예비 플로팅 게이트 패턴(152)을 형성한다. 상기 예비 플로팅 게이트 패턴(152)은 상기 소자분리막(109a)과 평행하게 형성된다. 상기 예비 플로팅 게이트 패턴(152)은 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 예비 플로팅 게이트 패턴(152)을 갖는 반도체기판(101) 전면에 제어 게이트 절연막(154) 및 제어 게이트 도전막(156)을 차례로 형성한다. 상기 제어 게이트 절연막(154)은 유전막, 예컨대, ONO막(oxide-nitride-oxide layer) 또는 상기 ONO막에 비하여 고유전율을 갖는 고유전막으로 형성할 수 있다. 상기 제어 게이트 도전막(156)은 도핑된 폴리실리콘막 또는 폴리사이드막으로 형성할 수 있다. 상기 폴리사이드막은 적층된 도핑된 폴리실리콘막 및 금속실리사이드막으로 구성된다.
상기 제어 게이트 도전막(156), 상기 제어 게이트 절연막(154) 및 상기 예비 플로팅 게이트 패턴(152)을 연속적으로 패터닝하여 적층된 플로팅 게이트 패턴(152a), 제어 게이트 절연막 패턴(154a) 및 제어 게이트 패턴(156a)을 형성한다. 이때, 상기 터널절연막(150)도 패터닝하여 상기 제어 게이트 패턴(156a)의 양측의 활성영역이 노출될 수 있다. 상기 플로팅 게이트 패턴(152a)은 상기 제어 게이트 패턴(156a)에 자기 정렬된다. 상기 플로팅 게이트 패턴(152a)은 이웃하는 플로팅 게이트 패턴(152a)과 격리된다. 이때, 그루브가 방지된 상기 소자분리막(109a)으로 인하여, 상기 플로팅 게이트 패턴들(152a) 사이에 발생하던 종래의 스트링거가 형성되지 않는다. 이로 인하여, 상기 플로팅 게이트 패턴들(152a)은 서로 격리될 수 있다. 결과적으로, 플래쉬 기억소자의 단위 셀의 오동작을 방지할 수 있다.
본 발명에 따르면, 소자분리막을 형성한 후, 하드마스크막을 버퍼절연막이 노출될때가지 식각하여 상기 소자분리막의 상부측벽 및 상기 버퍼절연막을 노출시킨다. 상기 소자분리막의 상부 측벽에 스페이서를 형성하고, 상기 스페이서 및 상기 버퍼절연막을 등방성 식각으로 제거하여 활성영역을 노출시킴으로써, 종래의 소자분리막의 가장자리에 형성되는 그루브(groove)를 방지할 수 있다. 이로 인하여, 종래의 스트링거를 방지할 수 있다. 또한, 험프현상 또는 역협폭효과로 인한 트랜지스터의 특성열화를 개선할 수 있다.
Claims (7)
- 반도체기판 상에 버퍼절연막 및 하드마스크막을 차례로 형성하는 단계;상기 하드마스크막 및 상기 버퍼절연막을 연속적으로 패터닝하여 반도체기판의 소정영역을 노출시키는 개구부를 형성하는 단계;상기 개구부에 노출된 반도체기판을 선택적으로 식각하여 활성영역을 한정하는 트렌치를 형성하는 단계;상기 트렌치 및 상기 개구부 내부에 소자분리막을 형성하는 단계;상기 하드마스크막을 식각공정으로 제거하여 상기 버퍼절연막 및 상기 소자분리막의 상부 측벽을 노출시키는 단계;상기 노출된 소자분리막의 상부 측벽에 스페이서를 형성하는 단계; 및상기 버퍼절연막 및 상기 스페이서를 등방성 식각으로 식각하여 상기 활성영역을 노출시키는 단계를 포함하되, 상기 스페이서는 상기 버퍼절연막의 상기 등방성 식각에 대한 식각율과 동일한 식각율을 갖는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 1 항에 있어서,상기 소자분리막을 형성하는 단계는,상기 트렌치 및 상기 개구부를 채우는 소자분리 절연막을 반도체기판 전면에 형성하는 단계; 및상기 소자분리 절연막을 상기 하드마스크막이 노출될때까지 평탄화하여 상기 트렌치 및 상기 개구부 내부에 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 1 항에 있어서,상기 소자분리막은 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체소자의 형성방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계는,상기 노출된 소자분리막의 상부 측벽을 포함한 반도체기판 전면에 스페이서 절연막을 형성하는 단계; 및상기 스페이서 절연막을 이방성 식각하여 상기 노출된 소자분리막의 상부측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 4 항에 있어서,상기 이방성 식각은 부분적 식각공정(patial etch process)으로 진행하여 상기 스페이서 일측의 상기 활성영역 상에 적어도 상기 버퍼절연막을 잔류시키는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 1 항에 있어서,상기 버퍼절연막 및 상기 스페이서는 실리콘산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 형성방법.
- 제 1 항에 있어서,상기 활성영역을 노출시키는 단계 후에,상기 노출된 활성영역 상에 터널절연막을 형성하는 단계;상기 터널절연막 상에 예비 플로팅 게이트 패턴을 형성하는 단계;상기 예비 플로팅 게이트 패턴을 갖는 반도체기판 전면에 제어게이트 절연막 및 제어 게이트 도전막을 차례로 형성하는 단계; 및상기 제어 게이트 도전막, 상기 제어 게이트 절연막 및 상기 예비 플로팅 게이트 패턴을 연속적으로 패터닝하여 적층된 플로팅 게이트 패턴, 제어 게이트 절연막 패턴 및 제어 게이트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020020068888A KR20040040693A (ko) | 2002-11-07 | 2002-11-07 | 트렌치 소자분리막을 갖는 반도체 소자의 형성방법 |
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Publications (1)
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| KR20040040693A true KR20040040693A (ko) | 2004-05-13 |
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ID=37337978
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|---|---|
| KR (1) | KR20040040693A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100643468B1 (ko) * | 2005-12-01 | 2006-11-10 | 동부일렉트로닉스 주식회사 | 절연막 스페이서가 형성된 비휘발성 메모리 소자 및 그제조 방법 |
| KR100792366B1 (ko) * | 2006-10-31 | 2008-01-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 소자분리막 형성방법 |
-
2002
- 2002-11-07 KR KR1020020068888A patent/KR20040040693A/ko not_active Application Discontinuation
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| KR100792366B1 (ko) * | 2006-10-31 | 2008-01-09 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 소자분리막 형성방법 |
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