KR20120027944A - 비휘발성 메모리 소자 및 이의 제조방법 - Google Patents

비휘발성 메모리 소자 및 이의 제조방법 Download PDF

Info

Publication number
KR20120027944A
KR20120027944A KR1020100089823A KR20100089823A KR20120027944A KR 20120027944 A KR20120027944 A KR 20120027944A KR 1020100089823 A KR1020100089823 A KR 1020100089823A KR 20100089823 A KR20100089823 A KR 20100089823A KR 20120027944 A KR20120027944 A KR 20120027944A
Authority
KR
South Korea
Prior art keywords
pattern
floating gate
dielectric layer
layer
control gate
Prior art date
Application number
KR1020100089823A
Other languages
English (en)
Other versions
KR101736246B1 (ko
Inventor
심재황
김건수
민경훈
송민성
정연욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100089823A priority Critical patent/KR101736246B1/ko
Priority to US13/230,228 priority patent/US8592273B2/en
Publication of KR20120027944A publication Critical patent/KR20120027944A/ko
Priority to US14/072,250 priority patent/US8829644B2/en
Application granted granted Critical
Publication of KR101736246B1 publication Critical patent/KR101736246B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

전하트랩 영역이 감소된 비휘발성 메모리 소자 및 이의 제조방법이 개시된다. 비트라인을 향하는 콘트롤 게이트 라인의 측면에 제1 식각 방지막을 형성한 후 게이트간 유전막 패턴을 형성하기 위한 제1 식각공정을 수행하고 플로팅 게이트 전극의 측면에 제2 식각 방지막을 형성한 후 플로팅 게이트 패턴을 셀 별로 노드분리하기 위한 제2 식각 공정을 수행한다. 이에 따라, 스택 게이트를 형성하기 위한 식각공정에서 콘트롤 게이트 및 플로팅 게이트의 측면이 과식각 되는 것을 방지할 수 있다. 스택 게이트의 측부를 감싸는 스페이서 막을 더 배치하여 이온주입 공정시 이온들이 스택 게이트로 주입되는 것을 방지할 수 있다.

Description

비휘발성 메모리 소자 및 이의 제조방법 {Non-volatile memory device and method of manufacturing the same}
본 발명은 비휘발성 메모리 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 플래시 메모리 소자 및 이의 제조방법에 관한 것이다.
일반적으로, 비휘발성 메모리 장치는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 갖고 있어 개인용 컴퓨터(personal computer)의 롬 바이어스, 셋탑박스, 프린터 및 네트워크용 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에도 널리 이용되고 있다.
비휘발성 메모리 장치 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 갖고 있는 플래시 메모리 장치는 드레인 측에 채널 열전자를 형성시키고 상기 전자를 플로팅 게이트에 축적함으로써 셀 트랜지스터의 문턱전압을 증가시키거나, 소스영역의 기판과 플로팅 게이트 간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮추는 동작을 통하여 데이터의 프로그래밍 및 소거동작을 수행한다.
플래시 메모리 소자의 셀 트랜지스터는 웨이퍼와 같은 반도체 기판의 활성영역 위에 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트가 차례대로 적층된 스택 게이트 구조물 및 플로팅 게이트 하부의 채널 영역을 사이에 두고 상기 기판의 활성영역 표면에 서로 이격되어 배치되는 소스/드레인 영역으로 이루어진다.
이때, 스택 게이트 구조물은 메모리 소자의 비트라인 방향을 따라 연장하는 플로팅 게이트 패턴을 형성하는 제1 식각 공정 및 상기 플로팅 게이트 패턴을 셀 단위의 플로팅 게이트로 노드분리하고 플로팅 게이트의 상부에 상기 메모리 소자의 워드라인 방향을 따라 연장하는 콘트롤 게이트 라인을 형성하는 제2 식각 공정을 통하여 형성된다.
예를 들면, 터널 절연막이 형성된 기판의 상면에 제1 식각 공정을 통하여 플로팅 게이트 패턴을 형성한다. 이어서, 플로팅 게이트 패턴 및 소자 분리막의 표면을 덮는 유전막을 형성하고 상기 유전막 상에 콘트롤 게이트 막을 형성한다. 제2 식각공정을 통하여 플로팅 게이트 패턴과 수직한 방향을 따라 콘트롤 게이트 막, 유전막 및 상기 플로팅 게이트 패턴을 부분적으로 제거하여 콘트롤 게이트 라인 및 상기 콘트롤 게이트 라인의 하부에 위치하는 유전막 패턴 및 플로팅 게이트를 형성한다. 이어서, 상기 플로팅 게이트의 양 측부에 위치하는 활성영역은 상기 제2 식각공정이 진행되는 동안 자기 정렬(self-alignment) 방식으로 노출되어 소스/드레인 영역으로 제공된다. 이에 따라, 상기 터널 절연막의 상부에 플로팅 게이트, 유전막 및 콘트롤 게이트가 차례대로 적층되어 상기 스택 게이트 구조물을 완성한다.
이때, 제2 식각공정이 진행되는 동안 콘트롤 게이트 라인 및 플로팅 게이트가 비트라인 방향으로 과식각 되어 상기 플로팅 게이트 및 콘트롤 게이트 라인의 선폭이 줄어들고 유전막에 전하 트랩 사이트가 발생하여 플래시 메모리 소자의 데이터 리텐션 특성을 열화시키는 문제가 발생한다.
도 1은 종래의 플래시 메모리 장치를 나타내는 사시도이다.
도 1에 도시된 바와 같이, 종래의 플래시 메모리 장치(90)를 구성하는 플로팅 게이트(30) 및 콘트롤 게이트 라인(50)의 측면은 상기 제2 식각공정이 진행되는 동안 기판(10)의 활성영역(A)과 나란한 비트라인 방향을 따라 과식각(over-etch)되어 터널 절연막(20) 및 유전막(40) 하면의 일부가 플로팅 게이트(30)에 의해 덮여지지 않고 노출되는 제1 노출영역(uncovered area, U1) 및 유전막(40) 상면의 일부가 콘트롤 게이트(50)에 의해 덮여지지 않고 노출되어 는 제2 노출영역(U2)이 배치된다.
상기 제1 및 제2 노출영역(U1, U2)은 스택 게이트 구조물의 양 측부에 배치된 소스/드레인 영역에 대하여 수행되는 이온 주입공정에 의해 상기 유전막(40)의 노출영역 내부에 이온이 주입되어 전하 트랩 영역(charge trap site)이 생성된다.
전하 트랩 영역이 구비된 스택 게이트 구조물을 플래시 메모리 소자의 셀 트랜지스터 또는 선택 트랜지스터로 이용하는 경우, 상온에서의 열에너지에 의해 플로팅 게이트 내부의 전하들이 상기 전하 트랩 영역으로 방출됨으로써 데이터 손실을 초래하고 플래시 메모리 소자의 데이터 리텐션 특성을 열화시킨다.
따라서, 메모리 소자의 데이터 리텐션 특성을 향상하기 위하여 활성영역 및 필드영역에서 유전막이 노출되는 것을 방지할 수 있는 플래시 메모리 소자 및 이의 제조방법이 요구되고 있다.
본 발명의 목적은 활성영역을 따라 진행되는 과식각을 방지할 수 있는 스택 게이트 식각을 수행하여 콘트롤 게이트 및 플로팅 게이트에 의해 커버되지 않는 유전막의 노출영역 발생을 최소화 할 수 있는 비활성 메모리 소자의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 상술한 바와 같은 제조방법에 의하여 제조되어 유전막이 플로팅 게이트 및 콘트롤 게이트에 의해 충분히 커버되어 안정적인 데이터 리텐션(retention) 특성을 갖는 비활성 메모리 소자를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 소자 분리막이 구비된 소자분리 영역 및 상기 소자 분리막에 의해 한정되고 제1 방향을 따라 연장하는 활성영역을 구비하는 반도체 기판; 상기 활성영역 상에 배치되는 제1 유전막 패턴; 상기 제1 유전막 패턴 상에 셀 단위로 돌출되어 서로 인접하는 한 쌍에 의해 상기 소자분리막 패턴의 상면을 노출하는 리세스를 형성하는 플로팅 게이트 전극, 상기 플로팅 게이트 전극의 표면 및 상기 리세스에 노출된 상기 소자 분리막 패턴의 표면을 덮고 제2 방향을 따라 연장하는 제2 유전막 패턴 및 상기 리세스를 매립하고 상기 제2 유전막 패턴을 덮도록 상기 제2 유전막 패턴 상에 배치되며 상기 제2 방향을 따라 연장하는 콘트롤 게이트 라인을 구비하는 도전성 스택 구조물; 및 산화물을 포함하고 상기 콘트롤 게이트 라인 및 상기 플로팅 게이트 전극의 측면에 배치되어 측면 과식각을 방지하는 식각 저지막 및 상기 식각 저지막을 구비하는 상기 스택 구조물의 측면을 덮는 스페이서 막을 구비하는 보호막을 포함한다.
일실시예로서, 상기 식각 저지막은 상기 콘트롤 게이트 라인의 측면 전부 및 상기 플로팅 게이트 전극의 상부 측면에 배치되며, 상기 플로팅 게이트 전극 및 상기 콘트롤 게이트 라인은 폴리실리콘을 포함하며 제2 유전막 패턴은 산화물/질화물/산화물이 교대로 적층된 복합막 패턴을 포함한다.
일실시예로서, 상기 식각 저지막은 2nm 내지 3nm의 두께를 갖고 상기 스페이서 막은 7nm 내지 10nm의 두께를 갖는다.
일실시예로서, 상기 스페이서막은 산화물 또는 질화물을 포함하며, 상기 식각 저지막은 플라즈마 산화막을 포함하고 상기 스페이서 막은 증착 산화막을 포함한다. 상기 제1 유전막 패턴의 상면은 상기 소자분리막 패턴의 상면보다 낮게 위치하며 상기 리세스는 1 내지 3의 종횡비를 갖는다.
일실시예로서, 상기 소자분리막의 상면은 상기 플로팅 게이트 전극의 상면보다 낮게 위치하며 상기 제1 유전막 패턴의 상면은 상기 소자분리막의 상면보다 낮게 위치한다.
일실시예로서, 상기 비휘발성 메모리 소자는 다수의 상기 콘트롤 게이트 라인을 구비하는 워드라인, 상기 워드라인의 제1 측부에 배치되는 스트링 선택 라인 및 상기 제1 방향을 따라 상기 워드라인을 기준으로 상기 제1 측부에 대향하는 제2 측부에 배치되는 접지 선택라인을 구비하는 단위 메모리 블록을 구비한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조방법에 의하면, 먼저 소자 분리막에 의해 한정되는 활성영역을 따라 연장하는 제1 유전막 패턴 및 상기 제1 유전막 패턴 상에 제1 방향을 따라 연장하는 플로팅 게이트 라인을 형성하여, 서로 인접하는 플로팅 게이트 라인 사이에 리세스를 통하여 상기 소자 분리막이 노출되는 반도체 기판을 준비한다. 이어서, 상기 플로팅 게이트 패턴의 상면과 상기 리세스를 통하여 노출된 상기 소자 분리막의 상면 및 상기 플로팅 게이트 패턴의 측면에 제2 유전막을 형성하고, 상기 제2 유전막의 상면에 상기 리세스를 매립하도록 콘트롤 게이트 막을 형성한다. 상기 콘트롤 게이트 막을 부분적으로 제거하여 제2 방향을 따라 연장하는 콘트롤 게이트 라인을 형성하고 서로 인접하는 상기 콘트롤 게이트 라인 사이의 이격공간을 통하여 상기 제2 유전막을 노출한다. 상기 이격공간을 향하는 상기 콘트롤 게이트 라인의 측면에 산화물로 구성되는 제1 식각 방지막을 형성한다. 상기 이격공간을 통하여 노출된 상기 제2 유전막 및 상기 제2 유전막의 하부에 위치하는 상기 플로팅 게이트 패턴을 차례대로 제거하여 상기 제2 방향을 따라 연장하는 제2 유전막 패턴 및 상기 셀 별로 노드 분리된 플로팅 게이트 전극을 형성하여 상기 셀 별로 상기 플로팅 게이트 전극, 제2 유전막 패턴 및 콘트롤 게이트 라인이 적층된 도전성 스택 구조물을 형성한다. 상기 스택 구조물의 측면에 이온 주입영역을 상기 스택 구조물로부터 이격시키기 위한 스페이서 막을 형성한다.
일실시예로서, 상기 콘트롤 게이트 라인을 형성하는 단계와 상기 제1 식각 방지막을 형성하는 단계는 서로 교대로 수행되는 다수의 부분공정에 의해 수행될 수 있다. 예를 들면, 상기 콘트롤 게이트 라인을 형성하는 단계는 상기 제2 유전막의 상면이 노출되도록 상기 콘트롤 게이트막의 상부를 제거하여 상부 콘트롤 게이트 라인을 형성하는 상부 제1 식각 공정과 상기 리세스를 매립하는 콘트롤 게이트 막을 제거하여 상기 제2 유전막의 측면 및 하면을 노출하도록 하부 콘트롤 게이트 라인을 형성하는 하부 제1 식각공정에 의해 수행되고, 상기 제1 식각 방지막을 형성하는 단계는 상기 상부 제1 식각 공정이 완료 된 후에 수행되어 상기 상부 콘트롤 게이트 라인의 측면에 상부 제1 식각 방지막을 형성하는 상부 제1 산화공정과 상기 하부 제1 식각공정이 완료된 후에 수행되어 상기 리세스를 향하여 노출된 상기 하부 콘트롤 게이트 라인의 측면에 하부 식각 방지막을 형성하는 하부 제1 산화공정에 의해 수행될 수 있다.
일실시예로서, 상기 상부 및 하부 제1 식각공정은 상기 제2 유전막과 상기 콘트롤 게이트 라인에 대한 식각비가 1:4 내지 1:2인 식각가스 플라즈마를 이용하여 수행되며, 상기 상부 및 하부 제1 산화공정은 플라즈마 산화공정에 수행된다.
일실시예로서, 상기 제2 유전막 패턴 및 상기 플로팅 게이트 전극은 다음과 같이 형성될 수 있다. 먼저, 제2 식각공정에 의해 상기 제2 유전막을 제거하여 상기 이격공간을 통하여 상기 플로팅 게이트 패턴을 노출시키고 상기 콘트롤 게이트 라인의 하부에만 배치되는 상기 제2 유전막 패턴을 형성하고, 제3 식각 공정에 의해 상기 플로팅 게이트 패턴을 제거하여 상기 이격공간을 통하여 상기 제1 유전막 패턴 및 상기 소자분리막을 노출시키고 상기 제2 유전막 패턴의 하부에만 배치되는 상기 플로팅 게이트 전극을 형성한다.
이때, 제2 식각공정은 상기 제2 유전막과 하부에 배치되는 상기 플로팅 게이트 패턴에 대한 식각비가 4:1 내지 2:1인 식각가스 플라즈마에 의해 수행되어, 상기 플로팅 게이트 전극의 일부 측면은 상기 이격공간으로 노출되도록 상기 제1 유전막 패턴 상에 플로팅 게이트 패턴의 일부가 잔류한다.
일실시예로서, 상기 제2 식각공정이 완료된 후, 상기 플로팅 게이트 전극의 노출 측면에 산화물로 구성되는 제2 식각 방지막을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 제2 식각 저지막을 형성 한 후, 상기 이격공간으로 노출된 상기 플로팅 게이트 패턴의 상면에 형성된 산화물을 제거하는 단계를 더 포함할 수 있다. 상기 제2 식각 저지막은 상기 플로팅 게이트 전극의 노출 측면에 수행되는 제2 산화공정에 의해 형성된다.
일실시예로서, 상기 제3 식각공정을 다수의 부분공정으로 수행하고 각 부분공정이 완료된 후 노출되는 상기 플로팅 게이트 패턴의 측면에 추가적인 식각 방지막을 형성하는 단계를 더 포함한다.
일실시예로서, 상기 스페이서 막을 형성하는 단계는 상기 제1 및 제2 식각 방지막의 표면과 상기 이격공간을 향하여 노출된 상기 제2 유전막 패턴의 측면 및 상기 플로팅 게이트 전극의 측면 상에 절연물질을 증착하는 단계를 포함한다. 상기 절연물질은 산화물 또는 질화물을 포함한다.
상술한 바와 같은 구성을 갖는 본 발명의 일 실시예에 의하면, 비휘발성 메모리 소자의 스택 게이트 측부에 보호막을 배치하여 콘트롤 게이트 및 플로팅 게이트에 대한 측면 식각을 방지하고 게이트간 유전막의 측부에 전하 트랩 영역이 형성되는 것을 방지할 수 있다. 이에 따라, 플로팅 게이트에 저장된 전하가 상기 전하트랩 영역으로 방출되는 데이터 손실을 방지할 수 있으며 이에 따라 비휘발성 메모리 소자의 데이터 보존특성을 향상할 수 있다. 또한, 상기 측면식각으로 인한 콘트롤 게이트나 플로팅 게이트의 선폭 축소를 방지함으로써 스택 게이트 구조물의 커플링 비(coupling ratio)의 감소를 방지할 수 있다.
도 1은 종래의 플래시 메모리 장치를 나타내는 사시도이다.
도 2는 본 발명의 일실시예에 의한 비휘발성 메모리 소자를 나타내는 사시도이다.
도 3a는 도 2에 도시된 비휘발성 메모리 소자를 I-I' 방향을 따라 절단한 단면도이다.
도 3b는 도 2에 도시된 비휘발성 메모리 소자를 II-II' 방향을 따라 절단한 단면도이다.
도 3c는 도 2에 도시된 비휘발성 메모리 소자를 III-III' 방향을 따라 절단한 단면도이다.
도 4a 내지 도 4i는 도 2에 도시된 비휘발성 메모리 소자를 제조하는 방법을 나타내는 단면도들이다.
도 5는 도 2에 도시된 비휘발성 메모리 소자를 구비하는 메모리 시스템을 나타내는 구성도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
비활성 메모리 소자
도 2는 본 발명의 일실시예에 의한 비휘발성 메모리 소자를 나타내는 사시도이다. 도 3a는 도 2에 도시된 비휘발성 메모리 소자를 I-I' 방향을 따라 절단한 단면도이며 도 3b는 도 2에 도시된 비휘발성 메모리 소자를 II-II' 방향을 따라 절단한 단면도이다. 또한, 도 3c는 도 2에 도시된 비휘발성 메모리 소자를 III-III' 방향을 따라 절단한 단면도이다. 본 실시예의 경우, 비휘발성 메모리 소자의 예시로서 NAND형 플래시 메모리 소자를 예시적으로 개시한다. 그러나, NOR형 플래시 메모리 소자나 다른 비휘발성 메모리 소자에도 본원발명이 적용될 수 있음은 자명하다.
도 2 및 도 3a 내지 도 3c를 참조하면, 본 발명의 일실시예에 의한 비휘발성 메모리 소자(900)는 웨이퍼와 같은 반도체 기판(100)을 포함한다. 상기 기판(100)은 상기 메모리 장치(900)를 구성하는 적어도 하나의 도전성 구조물이 배치되는 활성영역과 상기 활성영역을 전기적으로 서로 단절시켜 구분하는 소자분리영역으로 구분된다. 예를 들면, 상기 반도체 기판(100)은 단결정 실리콘으로 형성될 수 있다.
상기 소자분리영역에는 소자분리 공정에 의해 상기 기판(100)의 제1 방향(x)을 따라 연장하며 일정한 간격으로 평행하게 이격된 다수의 트렌치(101)가 배치된다. 추가적으로, 상기 트렌치(101)의 내벽에는 열산화 공정에 의해 내벽 산화막(미도시)이 더 배치될 수 있다.
상기 각 트렌치(101)의 내부에는 절연물질로 이루어지며 상면이 상기 기판(100) 표면으로부터 돌출된 소자 분리막 패턴(120)이 배치된다. 이에 따라, 상기 소자 분리막 패턴(120)은 상기 제1 방향을 따라 연장하며 서로 평행하게 이격되는 다수의 절연 라인으로 구성된다. 일실시예로서, 상기 소자 분리막 패턴(120)은 좁은 트렌치 절연(shallow trench isolation, STI)공정에 의해 형성된 실리콘 산화물을 포함한다.
상기 소자분리막 패턴(120)에 의해 한정되어 상기 제1 방향을 따라 연장하는 활성영역의 상면에는 상기 비활성 메모리 소자(900)의 터널 절연막 패턴으로 기능하는 제1 유전막 패턴(200)이 배치된다. 상기 소자 분리막 패턴(120)이 상기 기판(100)의 표면으로부터 소정의 높이만큼 돌출되어 제1 유전막 패턴(200)의 상면은 소자 분리막 패턴(120)의 상면보다는 낮게 위치한다. 상기 제1 유전막 패턴(200)은 실리콘 산화물, 불소 또는 탄소 도핑된 실리콘 산화물 또는 저유전율(low-k) 물질을 포함할 수 있다. 본 실시예의 경우, 상기 제1 유전막 패턴(200)은 열산화 공정에 의해 형성된 실리콘 산화물을 포함한다.
상기 제1 유전막 패턴(200) 상에는 전하를 저장할 수 있는 플로팅 게이트 전극(300)이 셀 단위로 돌출되어 배치된다. 예를 들면, 상기 플로팅 게이트 전극(300)은 상기 제1 유전막 패턴(200) 상에서 상기 제1 방향을 따라 일정한 거리(d2)만큼 이격되어 배치된다.
상기 플로팅 게이트 전극(300)은 제1 방향과 수직한 제2 방향(y)을 따라 상기 소자 분리막 패턴(120)과 서로 교대로 배치되어 상기 소자 분리막(120)의 상부 폭에 대응하는 제1 이격거리(d1)만큼 서로 떨어져서 배치된다. 따라서, 상기 제2 방향을 따라 서로 인접하게 배치하는 한 쌍의 플로팅 게이트 전극(300) 사이에는 상기 소자분리막 패턴(120)의 상면을 노출하고 상기 제1 이격거리(d1)에 대응하는 폭을 갖는 리세스(103)가 구비된다. 일실시예로서, 상기 플로팅 게이트 전극(300)는 불순물이 도핑된 폴리실리콘을 포함한다. 이때, 상기 리세스(103)는 약 1 내지 3의 종횡비를 갖도록 배치한다.
상기 제2 유전막 패턴(400)은 상기 플로팅 게이트 전극(300)의 상면 및 측면과 상기 소자 분리막 패턴(110)의 상면에 제2 방향(Y)을 따라 연장하도록 배치된다.
상기 제2 유전막 패턴(400)은 실리콘 산화물에 비해 높은 유전율을 갖는 고유전 산화물로 구성되거나 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 서로 적층된 복합막 패턴으로 이루어 질 수 있다. 상기 고유전 산화물의 예로는 알루미늄 산화물, 하프늄 산화물, 하프늄 알루미늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독 또는 2이상을 적층하여 사용할 수 있다. 본 실시예의 경우, 상기 제2 유전막 패턴(400)은 제1 산화막(미도시), 질화막(미도시) 및 제2 산화막(미도시)이 차례로 적층된 ONO막 패턴을 포함한다.
상기 제2 유전막 패턴(400)의 상부에 콘트롤 게이트 라인(500)이 배치된다. 일실시예로서, 상기 콘트롤 게이트 라인(500)은 제2 방향(Y)을 따라 연장하고 서로 인접하는 플로팅 게이트 전극(300)들 사이의 리세스(103)를 매립하기에 충분한 두께를 갖는다. 따라서, 상기 콘트롤 게이트 라인(500)은 상기 기판(100) 상에서 소자 분리막 패턴(120)과 서로 수직하게 배치된다.
예를 들면, 상기 콘트롤 게이트 라인(500)은 갭필 특성과 등각성(conformality)이 우수한 제1 패턴(미도시) 및 상기 제1 패턴에 적층된 제2 패턴(미도시)을 포함할 수 있다.
상기 제1 패턴은 실란(SiH4) 가스를 소스가스로 이용하고 탄소(C), 질소(N), 산소(O), 인(P) 또는 붕소(B)와 같은 불순물을 첨가하는 증착공정에 의해 형성된 불순물 첨가 폴리실리콘(doped polysilicon)으로 구성된다. 이에 따라, 상기 제2 유전막(400) 사이의 리세스(103)에서 발생하는 보이드를 충분히 제거할 수 있다. 상기 제2 패턴은 높은 일함수를 갖는 금속 또는 금속 질화물로 형성하여 데이터의 소거 동작 시에 콘트롤 게이트 라인(500)에 가해지는 전하들이 플로팅 게이트 패턴(300)으로 역터널링(Back tunneling)되는 것을 방지한다. 상기 제2 패턴은 저저항 금속물질을 포함하는 금속, 금속 질화물 또는 금속 실리사이드를 포함한다. 상기 저저항 금속물질의 예로서 탄탈륨, 티타늄 및 텅스텐을 포함하며 상기 금속 질화물은 상기 금속들의 질화물을 포함한다. 이들은 단독 또는 혼합하여 사용될 수 있다.
제2 방향을 따라 연장하는 다수의 콘트롤 게이트 라인(500)은 제1 방향을 따라 제2 이격거리(d2)만큼 서로 이격되는 이격공간(S)을 사이에 두고 서로 평행하게 배치되어 상기 비활성 메모리 소자(900)의 워드라인으로 기능한다. 상기 비활성 메모리 소자(900)가 낸드형 플래시 메모리 소자인 경우, 제1 방향을 따라 나란하게 배치되는 다수의 콘트롤 게이트 라인(500)들을 워드라인 그룹으로 배치하고 상기 워드라인 그룹의 전방 및 후방에 각각 스트링 선택 라인과 접지 선택라인을 상기 콘트롤 게이트 라인(500)과 나란하게 배치함으로써 단위 메모리 블록을 완성할 수 있다.
따라서, 각 셀의 배치된 상기 플로팅 게이트 전극(300)의 상부에 상기 제2 유전막 패턴(400) 및 상기 콘트롤 게이트 라인(500)이 적층되어 상기 비활성 메모리 소자의 구동단위를 이루는 스택 게이트 구조물(550)이 완성된다.
상기 이격공간(S)으로 노출되는 상기 스택 게이트 구조물(550)의 측면 상에는 소정의 두께를 갖는 보호막(600)이 배치되어 플로팅 게이트(300) 및 콘트롤 게이트(500)의 폭이 손상되는 것을 방지하고 후속하는 이온 주입공정에서 상기 스택 게이트 구조물(550)로 이온이 주입되는 것을 방지한다. 이에 따라, 상기 스택 게이트 구조물(550)의 전기적 특성을 향상할 수 있다.
일실시예로서, 상기 보호막(600)은 콘트롤 게이트 라인(500) 및 플로팅 게이트 전극(300)의 측면에 부분적으로 형성된 식각 방지막(610) 및 상기 식각 방지막(610)이 배치된 스택 게이트 구조물(550)의 측부 전면을 덮는 스페이서막(620)을 포함한다.
예를 들면, 상기 식각 방지막(610)은 상기 콘트롤 게이트 라인(500)의 측면에 배치된 제1 방지막(611) 및 상기 플로팅 게이트 전극(300)의 상부 측면에 배치된 제2 방지막(612)을 포함한다. 따라서, 플로팅 게이트 전극(300)의 하부측면에는 배치되지 않는다. 상기 식각 방지막(610)은 상기 스택 게이트 구조물(550)을 형성하기 위한 이방성 식각 공정이 진행되는 동안 상기 콘트롤 게이트 라인(500) 및 플로팅 게이트 전극(300)의 측면이 과식각되는 것을 방지하여 선폭이 손실되는 것을 방지한다.
본 실시예의 경우, 상기 제1 및 제2 방지막(611, 612)은 모두 플라즈마 산화공정에 의해 형성된 산화막을 포함하며 약 2nm 내지 약 3nm의 두께를 갖는다.
상기 제1 방지막(611)은 상기 제2 유전막 패턴(400)을 형성하기 위한 식각공정이 진행되는 동안 마스크 막으로 기능하여 상기 제1 방지막(611)의 측면과 상기 제2 유전막 패턴(400)의 측면은 동일한 평면상에 배치된다. 상기 제1 방지막(611)은 제2 유전막 패턴(400) 및 플로팅 게이트 전극(300)을 형성하기 위한 식각공정이 진행되는 동안 상기 콘트롤 게이트 라인(500)의 측면이 과식각 되는 것을 방지한다. 이에 따라, 소자분리영역에서 상기 리세스(103)를 매립하는 콘트롤 게이트 라인(500)의 하부가 부분적으로 식각되어 상기 제2 유전막 패턴(400)의 상면 주변부가 노출되는 것을 방지할 수 있다.
상기 제2 방지막(612)은 상기 플로팅 게이트 전극(300)을 형성하기 위한 식각공정과 상기 제2 방지막을 형성하기 위한 산화공정을 교대로 진행하는 회수를 증가시킴으로써 상기 제1 유전막 패턴(200)의 상면과 근접한 측면까지 배치시킬 수 있다. 따라서, 상기 제2 유전막 패턴(400)의 주변부 하면이 노출되는 것을 방지할 수 있다.
상기 제2 방지막(612)은 상기 플로팅 게이트 전극(300)의 상부 측면에만 배치되고 하부 측면에는 배치되지 않아 상기 플로팅 게이트 전극(300)의 측면은 단차를 이루도록 배치될 수 있다. 상기 제2 방지막(612)도 상기 플로팅 게이트 전극(300)을 노드분리하기 위한 식각 공정시 마스크 막으로 기능하지만 상기 플로팅 게이트 전극(300)으로의 부분적인 과식각에 의해 단차가 발생할 수 있다. 이때, 상기 제2 방지막(612)의 두께를 조절하여 상기 플로팅 게이트 전극(300)의 부분적인 측면 과식각이 발생하더라도 상기 제2 유전막 패턴(400)의 하면이 노출되는 것을 방지할 수 있다.
상기 식각 방지막(610)의 초기 두께에 따라 스택 게이트 식각공정이 완료된 후 상기 식각 방지막(610)이 콘트롤 게이트 라인(500) 및 플로팅 게이트 전극(300)의 측면은 노출될 수도 있고 여전히 상기 식각 방지막(610)에 의해 덮여있을 수 있다. 본 실시예의 경우에는, 상기 식각 공정이 완료된 후 약 2nm 내지 약 3nm의 두께를 갖도록 상기 식각 방지막(610)의 초기 두께를 결정할 수 있다.
비록 본 실시예의 경우에는 상기 식각 방지막(610)이 잔류하는 것을 개시하고 있지만, 상기 측면 과식각이 심화되어 상기 식각 방지막(610)이 없이 스페이서막(620) 만으로 상기 보호막(600)이 구성될 수도 있음은 자명하다.
따라서, 상기 식각 방지막(610)의 초기 두께가 충분하지 않아 상기 제2 유전막 패턴(400)의 상면 및 하면의 주변부가 노출된다 할지라도 후술하는 스페이서 막(620)에 의해 충분히 덮여지므로 제2 유전막 패턴(400)의 표면이 노출되는 것을 방지할 수 있다.
상기 스페이서막(620)은 상기 식각 방지막(610)이 배치된 스택 게이트 구조물(550)의 측부 전면에 배치되어 스택 게이트 구조물(550)이 이온주입공정의 마스크로 기능하게 한다. 이에 따라, 이온 주입공정이 진행되는 동안 상기 스택 게이트 구조물(550)로 이온이 주입되는 것을 방지할 수 있다.
일실시예로서, 상기 스페이서 막(620)은 화학기상 증착방법에 의해 형성한 산화막을 포함한다. 본 실시예의 경우, 고밀도 플라즈마 화학기상증착 방법에 의해 형성된 산화막(HDP-CVD oxide)을 이용한다. 이때, 상기 스페이서 막(620)은 상기 식각 방지막(610)이 배치된 스택 게이트 구조물의 측면 프로파일을 따라 형성되어 상기 식각 방지막(610)의 과식각에 의해 노출된 상기 제2 유전막 패턴(400)을 보호할 수 있다.
예를 들면, 상기 리세스(103)의 하부에 배치된 상기 제1 방지막(611) 및 상기 제2 방지막(612)이 배치되지 않은 상기 플로팅 게이트 전극(300)에 대하여 부분적으로 측면 과식각이 발생하여 부분적으로(locally) 홈(groove, G)이 생성될 수 있다. 상기 식각 방지막(610)의 초기 두께에 따라 상기 홈(G)으로 제2 유전막 패턴(400)이 노출될 수도 있다.
상기 스페이서 막(620)은 상기 홈(G)을 충분히 매립할 수 있을 정도의 두께를 갖도록 배치하여 상기 홈(G)을 통하여 제2 유전막 패턴(400)의 상부 측면이 노출된다 할지라도 완전히 커버할 수 있다. 예를 들면, 상기 스페이서막(620)은 약 5nm 내지 약 7nm의 두께를 갖도록 상기 스택 게이트 구조물(550)의 측면에 배치되어 보조적으로 상기 홈(G)을 통하여 노출된 제2 유전막 패턴(400)의 상면을 커버할 수 있다.
이에 따라, 스택 게이트 구조물(550)의 측면에는 식각 보호막(610) 및 스페이서막(620)을 구비하는 보호막(600)이 배치되어 스택 게이트 식각이 진행되는 동안 발생할 수 있는 측면 과식각을 방지하고 상기 제2 유전막 패턴(400)의 상면 및 하면이 노출되는 것을 충분히 방지할 수 있다. 이에 따라, 노출된 제2 유전막 패턴(400)의 표면에 발생하는 전하트랩 영역을 방지할 수 있다.
상기 보호막(600)이 적층된 스택 게이트 구조물을 이온 주입 마스크로 이용한 이온 주입공정에 의해 상기 제1 유전막 패턴(200)의 하부에 배치된 기판(100)으로 주입된 불순물을 포함하는 소스/드레인 영역(미도시)이 배치되어 상기 비휘발성 메모리 소자(900)가 완성된다.
이때, 상기 스택 게이트 구조물(550)의 측부에 배치된 상기 스페이서막(620)은 상기 이온 주입공정이 진행되는 동안 스택 게이트 구조물을 보호하는 셀 스페이서 역할을 수행한다. 따라서, 상기 이온주입 공정이 진행되는 동안 상기 스택 게이트 구조물(550)로 이온이 주입되는 것을 방지할 수 있다.
본 발명의 일실시예에 의한 비휘발성 메모리 소자에 의하면, 콘트롤 게이트 라인 및 플로팅 게이트의 측면에 식각 방지막을 형성하여 스택 게이트를 형성하기 위한 식각공정이 진행되는 동안 플로팅 게이트 및 콘트롤 게이트 라인의 측면이 워드라인 방향을 따라 오버에치되는 것을 방지할 수 있다. 또한, 스택 게이트 구조물의 측부에 스페이서 막을 배치하여 필드영역 상부의 제2 노출영역을 매립함으로써 콘트롤 게이트 라인의 폭 축소(control gate shrinkage)를 보충할 수 있다. 이에 따라, 이온 주입공정에 의해 유전막의 주변부에 전하 트랩 사이트가 형성되는 것을 방지하여 데이터 리텐션 특성을 향상할 수 있다.
비활성 메모리 소자의 제조방법
도 4a 내지 도 4i는 도 2에 도시된 비휘발성 메모리 소자를 제조하는 방법을 나타내는 단면도들이다.
도 4a를 참조하면, 제1 유전막 패턴(200) 및 플로팅 게이트 패턴(300)이 형성된 반도체 기판(100) 상에 제2 유전막(400a)을 형성한다.
예를 들면, 활성영역(A) 및 필드영역(F)을 구비하는 반도체 기판(100) 상기 활성영역을 덮고 필드영역을 노출하는 마스크 패턴(미도시)을 형성한다. 이어서, 상기 마스크 패턴을 식각 마스크로 이용하는 식각공정에 의해 상기 필드영역에 대응하는 기판(100)을 부분적으로 제거하여 상기 기판(100)의 제1 방향(x)을 따라 트렌치(101)를 형성한다. 이때, 상기 기판(100)의 활성영역(A)에는 패드 산화막 패턴과 같은 완충막 패턴이 보충적으로 형성될 수 있다.
상기 트렌치(101)의 내부는 절연물질로 매립되어 소자분리막 패턴(120)을 형성한다. 예를 들면, 상기 트렌치(101) 및 마스크 패턴이 형성된 기판 상에 실리콘 산화물/질화물을 증착하여 트렌치(101)를 매립하기에 충분한 두께를 갖는 소자분리막(미도시)을 형성하고 상기 소자분리막의 상부를 평탄화 공정을 통하여 제거함으로써 상기 트렌치(101) 및 상기 마스크 패턴 사이의 리세스(103)를 매립하는 소자분리막 패턴(120)을 형성한다.
이어서, 상기 기판(100)의 활성영역을 덮는 상기 마스크 패턴 및 패드 산화막 패턴을 제거하여 활성영역을 노출하는 활성개구(미도시)를 형성한다. 따라서, 상기 활성개구는 소자 분리막 패턴(120)에 의해 한정된다. 상기 마스크 패턴은 인산을 포함하는 식각액을 이용하는 습식 식각 공정에 의해 제거되며 상기 패드 산화막 패턴은 희석된 불산용액을 사용하는 습식식각 공정에 의해 제거될 수 있다.
이어서, 상기 활성개구를 통하여 노출된 기판(100)의 활성영역의 표면에 상기 제1 유전막 패턴(200)을 형성한다. 상기 제1 유전막 패턴(200)은 열산화 공정을 통해 형성된 실리콘 산화막, 탄소 또는 불소 도핑된 실리콘 산화막 및 저유전율 물질막 등을 포함한다. 본 실시예의 경우, 상기 제1 유전막 패턴(200)은 플래시 메모리 소자의 터널 산화막 패턴으로 기능할 수 있다.
상기 제1 유전막 패턴(200) 및 상기 소자 분리막 패턴(200)을 구비하는 기판(100)의 상부에 상기 활성개구를 매립하기에 충분한 두께를 갖는 플로팅 게이트막(미도시)을 형성한다. 본 실시예에서, 상기 플로팅 게이트막은 불순물이 도핑된 폴리실리콘을 포함한다. 예를 들면, 저압화학기상증착(low pressure chemical vapor deposition, LPCVD) 공정을 통하여 폴리실리콘을 상기 제1 유전막 패턴(200) 및 상기 소자분리막 패턴(120) 상에 형성하는 동안 인시튜 공정으로 불순물 도핑공정을 동시에 수행할 수 있다. 이와 달리, LPCVD 공정에 의해 폴리실리콘층을 형성한 후 이온주입공정이나 불순물 확산공정과 같은 별도의 불순물 도핑공정을 수행하여 상기 플로팅 게이트막을 완성할 수 있음은 자명하다.
이어서, 화학 기계적 연마(chemical mechanical polishing, CMP) 공정과 같은 평탄화 공정에 의해 소자분리막 패턴(120)의 상면이 노출되도록 플로팅 게이트막의 상부를 부분적으로 제거하여 상기 활성개구에만 플로팅 게이트막을 잔류시킨다. 이에 따라, 상기 제1 유전막 패턴(200) 상에 형성되어 상기 활성개구를 매립하는 플로팅 게이트 패턴(300a)을 완성한다.
따라서, 상기 플로팅 게이트 패턴(300a)은 상기 소자분리막 패턴(120)과 평행하게 제1 방향을 따라 연장하는 다수의 라인형상으로 형성되며 상기 소자 분리막 패턴(120)과 서로 교대로 배치된다. 본 실시예의 경우, 상기 플로팅 게이트 패턴(300a)은 서로 제1 이격거리(d1)만큼 이격된 다수의 도전라인으로 구성된다.
이어서, 상기 소자분리막 패턴(120)의 상부를 등방성 또는 이방성 식각 공정을 통해서 부분적으로 제거하여 상면이 상기 플로팅 게이트 패턴(300a)의 상면보다 낮게 위치시킨다. 이때, 상기 소자분리막 패턴(120)의 상면은 상기 제1 유전막 패턴(120)의 상면보다는 높게 위치하도록 식각량을 조절하여 상기 소자분리막 패턴(120)을 제거하는 식각공정에 의해 상기 제1 유전막 패턴(120)이 손상되는 것을 방지한다.
상기 소자분리막 패턴(120)의 부분적인 제거에 의해 서로 인접하는 상기 플로팅 게이트 패턴(300a) 사이에서 상기 소자분리막 패턴(120)은 상기 리세스(103)를 통하여 노출된다. 또한, 상기 플로팅 게이트 패턴(300a)은 상기 소자분리막 패턴(120)의 상면으로부터 소정의 돌출높이를 갖도록 상기 소자분리막 패턴(110)을 부분적으로 제거한다.
도 4b를 참조하면, 상기 플로팅 게이트 패턴(300a)이 돌출된 상기 기판의 상면에 상기 플로팅 게이트 패턴(300)의 표면 프로파일을 따라 제2 유전막(400a)을 형성한다. 따라서, 상기 제2 유전막(400a)은 상기 소자분리막 패턴(120)의 상면과 플로팅 게이트 패턴(300)의 측면 및 상면에 형성된다.
본 실시예의 경우, 상기 제2 유전막(200)은 산화물/질화물/산화물 (oxide/nitride/oxide, ONO)로 이루어진 복합막 또는 고유전율 물질로 이루어진 고유전율 물질막을 포함한다. 예를 들면, 상기 복합막은 저압 화학기상증착(LPCVD)공정에 의해 형성될 수 있으며 상기 고유전율 물질막은 원자층 증착(ALD)공정 또는 플라즈마 증강 화학기상증착(PECVD) 공정에 의해 형성될 수 있다.
따라서, 상기 제2 유전막(400a)은 상기 제1 방향과 실질적으로 수직한 제2 방향(y)을 따라 연장하는 라인형상을 가실 수 있다.
도 4c를 참조하면, 상기 제2 유전막(400a) 상에 상기 리세스(103)를 매립하는 콘트롤 게이트 막(500a)을 형성한다. 상기 콘트롤 게이트 막(500a)은 갭필 특성과 등각성(conformality)이 우수한 실리콘막(미도시) 및 상기 실리콘막(미도시)의 상면에 적층되어 전하의 역터널링을 억제하는 도전성 금속막(미도시)을 포함할 수 있다. 이와 달리, 상기 콘트롤 게이트막은 도전성 및 갭필특성을 모두 구비하는 불순물이 함유된 폴리실리콘만으로 형성될 수 있음은 자명하다.
상기 실리콘막은 상기 제2 유전막(400a)의 형상 프로파일을 따라 균일하게 증착되어 증착밀도는 높일 수 있는 제1 실리콘막 및 상기 갭필 특성이 우수한 물질을 포함하고 제1 실리콘막에 연속적으로 형성되어 상기 리세스(103)를 보이드나 심없이 매립할 수 있는 제2 실리콘막을 포함할 수 있다.
상기 제1 및 제2 실리콘막은 각각 제1 및 제2 소스가스를 이용하여 저압 화학기상증착(LPCVD) 또는 플라즈마 증강 화학기상증착(PECVD) 공정에 의해 형성할 수 있다. 상기 제1 소스가스는 디실란(Si2H6) 가스, 트리실란(Si3H8) 가스 및 이들의 혼합물을 포함하며 증착공정을 충분히 느린 속도로 수행되어 증착공정을 정밀하게 제어한다. 상기 제2 소스가스는 실란(SiH4) 가스를 포함하며 증착공정을 상대적으로 빠른 속도로 수행하여 공정효율을 높일 수 있도록 제어한다.
상기 실리콘막의 형성 후, 탄소(C), 질소(N), 산소(O), 인(P) 또는 붕소(B)와 같은 불순물을 이온 주입공정이나 불순물 확산공정에 의해 첨가함으로써 도전성이 향상된 폴리실리콘막을 형성한다. 이에 따라, 보이드나 심 불량없이 상기 제2 유전막(400a) 상에서 상기 리세스(103)를 충분히 매립하는 폴리실리콘막을 형성할 수 있다.
상기 도전성 금속막은 높은 일함수를 갖는 저저항 금속물질 또는 금속 질화물로 형성할 수 있다. 상기 저저항 금속물질의 예로서 탄탈륨, 티타늄 및 텅스텐을 포함하며 상기 금속 질화물은 상기 금속들의 질화물을 포함한다. 이들은 단독 또는 혼합하여 사용될 수 있다.
도 4d를 참조하면, 상기 콘트롤 게이트 막(500a)을 식각하여 제2 유전막(400a)이 노출되도록 식각하여 콘트롤 게이트 라인(500)을 형성한다.
예를 들면, 상기 콘트롤 게이트 막(500a)의 상부에 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하여 제1 식각 공정을 수행함으로써 상기 제1 방향(x)과 실질적으로 수직한 제2 방향(y)을 따라 연장하는 라인 형상을 갖는 콘트롤 게이트 라인(500)을 형성한다. 상기 제1 식각공정은 건식 식각 공정을 포함하며 상기 제2 유전막(400a)에 대하여 충분한 식각 선택비를 갖는 식각가스를 사용한다.
예를 들면, 상기 제1 식각 공정은 상기 제2 유전막(400a)과 상기 콘트롤 게이트 막(500a)에 대한 식각비가 약 1:4 내지 약 1:2인 식각 가스를 이용하여 수행될 수 있다. 그러나, 이와 같은 식각비는 상기 리세스(103)의 종횡비에 따라 달라질 수 있음은 자명하다.
이에 따라, 상기 콘트롤 게이트 라인(500)은 제2 방향을 따라 연장하며 제1 방향을 따라 제2 이격거리(d2)만큼 이격되어 이격 공간(S)을 구비하는 다수의 라인형상으로 배치된다. 상기 콘트롤 게이트 막(500a)의 하부에 배치되는 상기 제2 유전막(400a)의 상면 및 상기 콘트롤 게이트 라인(500)의 측면(510)은 상기 이격공간(S)을 통하여 노출된다.
도 4e를 참조하면, 상기 콘트롤 게이트 라인(500)의 측면(510) 상에 식각 방지막(610)의 일부인 제1 방지막(611)을 형성한다.
예를 들면, 상기 콘트롤 게이트 라인(500)을 구비하는 기판을 플라즈마 처리용 공정챔버에서 산소 분위기에서 제1 플라즈마 산화공정을 수행하여 상기 이격공간(S)으로 노출된 상기 콘트롤 게이트 라인(500)의 측면(510)에 산화박막을 형성하여 상기 제1 방지막(611)을 완성한다. 상기 콘트롤 게이트 라인(500)이 폴리실리콘으로 형성된 경우, 상기 제1 방지막(611)은 실리콘 산화막으로 형성될 수 있다.
상기 제1 방지막(611)은 상기 콘트롤 게이트 라인(500)의 측면 전면에 형성되어 후속하는 식각 공정에 의해서도 상기 콘트롤 게이트 라인(500)이 노출되지 않을 정도의 두께를 갖도록 형성하며 상기 제2 이격거리(d2) 및 상기 리세스(103)의 종횡비에 따라 결정된다. 바람직하게는, 후속하는 식각 공정이 완료된 경우 약 2nm 내지 약 3nm의 두께를 갖도록 형성한다.
상기 제2 유전막(400a)은 산화막 또는 금속 산화막을 포함하므로 상기 플라즈마 산화공정에 의해 노출된 상기 제2 유전막(400a)의 표면에 추가적인 산화막이 형성되기는 어렵다.
일실시예로서, 상기 제1 식각 공정은 상기 리세스(103)를 매립하는 콘트롤 게이트 막(500a)까지 제거할 수 있도록 충분히 수행되어 1회의 식각공정에 의해 상기 리세스(103)의 바닥면 및 측면에 형성된 상기 제2 유전막(200a)을 노출하고 1회의 산화공정에 의해 상기 콘트롤 게이트 라인(500)의 측면(510) 전면에 상기 제1 방지막(611)을 형성할 수 있다.
그러나, 상기 콘트롤 게이트 라인(500)을 형성하기 위한 제1 식각공정과 상기 제1 방지막(611)을 형성하기 위한 제1 산화공정은 서로 교대로 수행되는 다수의 부분 공정에 의해 수행될 수도 있다. 예를 들면, 상기 콘트롤 게이트 막(500a)에 대한 제1 식각공정 및 상기 제1 방지막(611)을 형성하기 위한 제1 플라즈마 산화공정을 2단계로 나누어 수행될 수 있다.
상기 제2 유전막(400a)의 상면이 노출되도록 콘트롤 게이트 막(500a)의 상부를 제거하여 상기 콘트롤 게이트 라인(500)의 상부를 이루는 상부 콘트롤 게이트 라인을 형성하는 상부 제1 식각공정을 수행하고, 상부 제1 식각공정의 결과 형성된 상부 콘트롤 게이트 라인의 측면에 상부 제1 산화공정을 수행하여 상부 제1 방지막을 형성한다. 이어서, 상기 리세스(103)를 매립하는 콘트롤 게이트 막(500a)을 제거하여 하부 콘트롤 게이트 라인을 형성하는 하부 제1 식각 공정을 수행하고, 상기 하부 콘트롤 게이트 라인(500)의 측면에 하부 제1 산화공정을 수행하여 하부 제1 방지막을 완성한다. 이때, 상기 상부 제1 방지막은 하부 제1 식각공정이 수행되는 동안 상부 콘트롤 게이트 라인의 측면이 오버에치되는 것을 방지한다. 이에 따라, 상기 리세스(103)를 매립하는 콘트롤 게이트 막(500)의 하부를 제거하는 동안 상부 콘트롤 게이트 라인(500)의 측면이 제1 방향을 따라 과식각되는 것을 방지할 수 있다.
도 4f를 참조하면, 상기 마스크 패턴을 식각 마스크로 이용하는 제2 식각공정을 수행하여 상기 이격공간(S)을 통하여 노출된 제2 유전막(400a)을 제거한다.
일실시예로서, 상기 제2 식각공정은 이방성 식각 공정인 플라즈마 식각공정을 포함하며 상기 플로팅 게이트 패턴(300a)의 상부에 형성된 제2 유전막(400a)을 제거하는 전면 식각 단계와 상기 리세스(103)에 배치되어 상기 플로팅 게이트 패턴(300a)의 측부에 형성된 제2 유전막(400a)을 제거하는 측면 식각 단계를 통하여 수행된다.
상기 전면 식각 단계에서는 상기 콘트롤 게이트 라인(500) 사이의 이격공간(S)으로 플라즈마 식각가스를 공급하여 상기 플로팅 게이트 패턴(300a)의 표면이 노출될 때까지 제2 유전막(400a)을 제거한다. 이때, 상기 플라즈마 식각 가스의 부분적인 등방성 식각에 의해 상기 콘트롤 게이트 라인(500)에 대해 제1 방향으로 수행되는 과식각은 상기 제1 방지막(611)에 의해 방지된다. 이에 따라, 상기 제2 식각 공정이 수행되는 동안 상기 콘트롤 게이트 라인(500)의 선폭이 축소되는 것을 방지할 수 있다.
전면 식각 단계가 완료되면, 상기 플로팅 게이트 패턴(300a)의 표면이 노출되고 상기 제2 유전막(400a)은 상기 플로팅 게이트 패턴(300a)에 의해 분리되어 상기 리세스(103)의 측벽에만 잔류한다. 이때, 상기 플로팅 게이트 패턴(300a)의 표면과 상기 리세스(103)에 잔류하는 제2 유전막(400a)의 상면은 실질적으로 동일한 표면을 형성한다.
이어서, 상기 플라즈마 식각 가스에 의해 상기 리세스(103)에 잔류하는 제2 유전막(400a)에 대한 식각을 계속 진행하면 노출된 상기 플로팅 게이트 패턴(300a)에 대한 식각도 동시에 수행된다. 즉, 측면 식각 단계에서는 상기 플로팅 게이트 패턴(300a)과 상기 제2 유전막(400a)에 대한 식각이 동시에 진행된다.
이때, 상기 제2 유전막(400a)에 대한 식각속도는 상기 플로팅 게이트 패턴(300a)에 대한 식각속도의 약 2배 내지 4배를 갖도록 식각가스를 선택하여 상기 제2 유전막(400a)이 상기 리세스(103)의 바닥부로부터 제거되는 동안 상기 플로팅 게이트 패턴(300a)의 상부만 부분적으로 제거되도록 한다.
따라서, 상기 전멱 식각 단계 및 측면 식각 단계로 수행되는 제2 식각 공정이 완료되면 상기 이격공간을 통하여 노출된 상기 제2 유전막(400a)은 상기 플로팅 게이트 패턴(300a)으로부터 제거되고 상기 콘트롤 게이트 라인(500)의 하부에서만 잔류한다. 즉, 상기 제2 유전막(400a)은 상기 콘트롤 게이트 라인(500)을 따라 연장하는 라인형상을 갖는 제2 유전막 패턴(400)으로 형성된다.
한편, 상기 플로팅 게이트 패턴(300a)은 부분적으로 제거되어 상기 이격공간(S)을 통하여 측면(310a) 일부 및 상면(312a)이 노출된다.
도 4g를 참조하면, 상기 플로팅 게이트 패턴(300a)의 노출된 측면(310a) 및 상면(312a) 상에 상기 식각 방지막(610)의 일부인 제2 방지막(612)을 형성한다.
예를 들면, 상기 이격공간(S)을 노출된 플로팅 게이트 패턴(300a)을 구비하는 기판을 플라즈마 처리용 공정챔버로 로딩하고 산소 분위기에서 제2 플라즈마 산화공정을 수행하여 상기 플로팅 게이트 패턴(300a)의 측면(310a) 및 상면(312a)에 상기 제2 방지막(612)을 형성한다. 상기 플로팅 게이트 패턴(300a)이 폴리실리콘으로 형성된 경우, 상기 제2 방지막(612)은 실리콘 산화막으로 형성될 수 있다.
제1 방지막(611)과 마찬가지로 상기 제2 방지막(612)도 후속하는 플로팅 게이트 패턴(300a)에 대한 제3 식각공정에서 상기 플로팅 게이트 패턴(300a)의 노출 측면(310a)에 대한 과식각을 방지한다.
상기 제2 방지막(612)은 상기 플로팅 게이트 패턴(300a)의 노출 측면(310a)에 형성되어 상기 제3 식각 공정에 의해서도 상기 노출 측면(310a)이 노출되지 않을 정도의 두께를 갖도록 형성하며 상기 제2 이격거리(d2) 및 상기 이격공간(S)에 잔류하는 플로팅 게이트 패턴(300a)의 높이에 따라 결정된다. 바람직하게는, 제3 식각 공정이 완료된 경우 약 2nm 내지 약 3nm의 두께를 갖도록 형성한다.
이때, 상기 제2 방지막(612)은 상기 플로팅 게이트 패턴(300a)의 상면(312a)에 형성된 산화막은 제거되어 후속하는 제3 식각공정에서 잔류 플로팅 게이트 패턴(300a)에 대한 식각공정의 효율을 높인다. 상기 상면(312a)을 마스킹 상태에서 상기 제2 산화공정을 수행할 수도 있고, 상기 상면(312a)으로부터 산화막을 제거하기 위한 별도의 공정을 수행할 수도 있다. 상기 제2 유전막(400a)은 산화막 또는 금속 산화막을 포함하므로 상기 제2 산화공정에 의해 상기 제2 유전막(400a)의 노출된 측면에 추가적인 산화막이 형성되기는 어렵다.
도 4h를 참조하면, 제3 식각공정을 수행하여 상기 이격공간(S)을 통하여 노출된 상기 플로팅 게이트 패턴(300a)의 잔류부분을 제거한다.
상기 제3 식각 공정은 플라즈마 건식식각 공정과 같은 이방성 식각 공정을 포함한다. 상기 콘트롤 게이트 라인(500)과 상기 플로팅 게이트 패턴(300a)이 동일한 조성을 가진 경우에는 상기 제3 식각 공정은 제1 식각 공정과 실질적으로 동일할 수 있다.
이에 따라, 상기 플로팅 게이트 패턴(300a)의 상부 측면(310a)은 상기 제2 방지막(612)으로 덮여지고 하부 측면(312a)은 상기 이격공간(S)으로 노출되어 각 셀 단위로 노드 분리된다. 즉, 제1 1방향을 따라 연장되는 상기 플로팅 게이트 패턴(300a)은 상기 제3 식각 공정에 의해 각 셀 별로 노드분리되어 플로팅 게이트 전극(300)으로 형성된다.
따라서, 각 셀 영역에는 상기 플로팅 게이트 전극(300), 제2 유전막 패턴(400) 및 콘트롤 게이트 라인(500)이 차례로 적층되는 스택 게이트 구조물(550)이 완성된다. 이때, 상기 스택 게이트 구조물과 인접하게 배치되는 상기 제1 유전막 패턴(200)은 상기 이격공간(S)을 통하여 노출된다.
이때, 상기 플로팅 게이트 패턴(312a)의 하부 측면은 제2 방지막(612)이 형성되어 있지 않으므로 상기 제3 식각 공정이 진행되는 동안 부분적으로 측면 과식각이 발생할 수 있다. 그러나, 제3 식각공정이 진행되는 동안 상기 제2 방지막(612)이 마스크 막으로 기능할 수 있으므로 상기 제2 방지막(612)의 두께만큼 측면 식각 완충영역을 확보할 수 있다. 따라서, 상기 하부 측면(312a)에 대한 과식각에 의해 상기 제2 유전막 패턴(400)의 하면 측부가 노출되는 것을 충분히 방지할 수 있다.
또한, 상기 제3 식각 공정을 다수의 부분공정으로 수행하고 각 부분공정에 의해 노출되는 상기 플로팅 게이트 패턴(300a)의 측면에 추가적인 식각 방지막을 형성하는 단계를 더 수행할 수 있다. 즉, 잔류 플로팅 게이트 패턴(300a)을 제거하는 제3 식각 공정과 노출 측면에 추가적인 식각 방지막을 형성하는 추가 산화공정을 교대로 수행하여 상기 플로팅 게이트 전극(300)의 측면에 배치되는 제2 방지막(612)의 표면적을 확장할 수 있다. 이에 따라, 상기 제3 식각 공정에 의한 상기 플로팅 게이트 패턴(300a)의 측면 식각을 최소화 할 수 있다.
이와 같이, 상기 스택 게이트 구조물(550)을 형성하기 위한 스텍 게이트 식각공정이 진행되는 동안 플라즈마 식각 가스의 전하편향에 의해 상기 제1 방향을 따라 측면 과식각이 일어난다 할지라도 상기 플로팅 게이트 패턴(300a)의 상부 측면(310a) 및 상기 리세스(103)를 매립하고 있는 콘트롤 게이트 라인(500)의 측면은 상기 제2 및 제1 방지막(612, 611)에 의해 각각 보호될 수 있다. 즉, 상기 제1 및 제2 방지막(612, 614)을 구비하는 식각 방지막(610)에 의해 상기 콘트롤 게이트 라인(500) 및 플로팅 게이트 패턴(300a)의 측면 과식각을 방지할 수 있다. 이에 따라, 상기 스택 게이트 구조물의 선폭 축소를 방지할 수 있으며 상기 제2 유전막 패턴(400)의 상면 및 하면이 측부에서 노출되는 것을 최소화 할 수 있다.
본 실시예에서 상기 식각 방지막(610)은 상기 콘트롤 게이트 라인(500)의 측면에 형성되는 제1 방지막(611)과 상기 플로팅 게이트 전극(300)의 측면에 형성되는 제2 방지막(612)을 포함하고 있지만, 상기 반도체 소자의 요구조건에 공정특성에 따라 제1 방지막 또는 제2 방지막만을 포함할 수도 있음은 자명하다.
도 4i를 참조하면, 상기 식각 방지막(610)이 구비된 스택 게이트 구조물(550)의 측면에 스페이서 막(620)을 형성한다.
상기 스페이서막(620)은 상기 식각 방지막(610)의 표면 및 상기 제2 유전막 패턴(400)의 측면에 배치되어 제1 방향을 따라 서로 인접하는 스택 게이트 구조물(550)의 측부를 감싸도록 배치된다. 이에 따라, 후속하는 이온 주입공정에서 상기 스택 게이트 구조물로 이온이 주입되는 것을 방지할 수 있다. 특히, 상기 스페이서 막(620)은 스택 게이트 식각 공정에 의해 상기 식각 방지막(610)이 손상되어 상기 콘트롤 게이트 라인(500) 및 상기 플로팅 게이트 패턴(300a)의 측면이 부분적으로 노출된 경우 보충적으로 상기 콘트롤 게이트 라인(500) 및 플로팅 게이트 패턴(300a)으로 이온이 주입되어 전하 트랩 영역이 생성되는 것을 방지할 수 있다.
예를 들면, 상기 스페이서막(620)은 상기 식각저지막(610)의 표면 또는 상기 스택 게이트 구조물의 측면으로부터 약 7nm 내지 약 10nm의 두께를 갖도록 형성한다. 그러나, 상기 스페이서 막(620)의 두께는 상기 제2 이격거리(d2)에 따라 상이할 수 있음은 자명하다.
일실시예로서, 상기 스페이서 막(620)은 산소를 포함하는 가스를 소스가스로 이용하는 고밀도 화학기상증착(HDPCVD) 공정 또는 플라즈마 증강 화학기상증착(PECVD)공정에 의해 상기 스택 게이트 구조물의 측면에 형성될 수 있다.
이후, 상기 스택 게이트 구조물을 이온주입 마스크로 이용하여 상기 이격공간(S)으로 노출된 제1 유전막 패턴(200)의 상면으로 이온 주입공정을 수행하여 소스 및 드레인 영역을 완성한다.
이때, 상기 스페이서막(620)은 이온 주입공정으로부터 상기 기판(100)을 보호하기 위한 기판 보호막(GPOX)으로 기능할 수 있다. 따라서, 이온 주입공정 전에 추가적인 기판 보호막 형성을 공정시간을 단축할 수 있다. 따라서, 상기 스페이서막(620)의 두께가 요구되는 기판 보호막의 두께보다 큰 경우에는 기판 보호막을 형성하는 공정을 생략할 수 있음은 자명하다.
본 발명의 일실시예에 의한 비휘발성 메모리 소자의 제조방법에 의하면, 플로팅 게이트 및 콘트롤 게이트의 측면에 형성되는 식각 방지막 및 플로팅 게이트, 게이트간 유전막 및 콘트롤 게이트를 구비하는 스택 게이트의 측면에 형성되는 스페이서막으로 구비되는 보호막에 의해 스택 게이트 식각 공정에 의해 워드라인 방향의 과식각을 방지하여 스택 게이트 구조물의 선폭 축소를 방지하고 게이트간 유전막의 주변부에 전하트랩이 형성되는 방지할 수 있다. 이에 따라, 상기 스택 게이트 구조물을 포함하는 비휘발성 메모리 소자의 데이터 리텐션 특성을 향상할 수 있다.
메모리 시스템
도 5는 도 2에 도시된 비휘발성 메모리 소자를 구비하는 메모리 시스템을 나타내는 구성도이다. 본 실시예에서는 비휘발성 메모리 시스템의 예시로서 NAND형 플래시 메모리 시스템을 개시한다. 그러나, NOR형 메모리 시스템이나 다른 비휘발성 메모리 시스템에도 동일하게 적용될 수 있음은 자명하다.
도 5를 참조하면, 본 발명의 일실시예에 의한 비휘발성 메모리 시스템(1000)은 도 2에 도시된 바와 같은 구조를 가지며 데이터를 저장하는 단위인 메모리 셀이 다수 배치된 메모리 셀 어레이(600), 상기 메모리 어레이의 동작을 제어하기 위한 페이지 버퍼 블록(710) 및 Y-게이팅 회로(720) 및 상기 메모리 어레이(600), 페이지 버퍼 블록(710) 및 Y-게이팅 회로(720)의 동작을 제어하기 위한 콘트롤/디코더 회로(800)를 포함한다. 상기 콘트롤/디코더 회로(800)는 제어명령 신호들 및 어드레스 신호들을 입력받아서 상기 메모리 어레이(600), 페이지 버퍼 블록(710) 및 Y-게이팅 회로(720)를 제어하기 위한 제어신호를 발생한다.
상기 메모리 셀 어레이(600)는 복수의 비트라인들 및 상기 비트라인들 중의 어느 하나와 연결되는 다수의 셀 스트링을 포함한다. 각 셀 스트링은 상기 비트라인과 연결되는 스트링 선택 트랜지스터(string selection transistor, SST), 공통 소스라인과 연결되는 접지 선택 트랜지스터(ground selection transistor, GST) 및 상기 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬연결되어 있는 다수의 메모리 셀을 포함한다. 이때, 상기 메모리 셀의 각각은 도 2에 도시된 바와 같은 비휘발성 메모리 소자를 구비한다. 각각의 비트라인은 상기 페이지 버퍼 블록(710) 내에 배치된 각각의 페이저 버퍼와 연결된다.
상기 페이지 버퍼 블록(710)은 상기 콘트롤/디코더 회로(800)로부터 제공되는 제어신호에 기초하여 상기 메모리 셀 어레이(600) 내에 데이터를 읽거나 쓰기 위한 복수의 페이지 버퍼들을 포함한다. 상기 Y-게이팅 회로(720)는 상기 제어 신호에 기초한 데이터를 입력 또는 출력하기 위하여 페이지 버퍼 블록(710) 내의 페이지 버퍼들을 선택한다.
상기 메모리 시스템(1000)은 게이트간 유전막의 측부에서 전하 트랩 영역이 생성되는 것을 차단함으로써 상기 메모리 소자의 데이터 리텐션 특성을 안정적으로 유지할 수 있다. 이에 따라, 상기 메모리 소자의 동작 안정성을 향상시킬 수 있다.
상기 메모리 시스템은 다양한 형태로 전자기기에 응용될 수 있다. 예를 들면, 디지컬 카메라, 노트북 컴퓨터 또는 오디오 및 비디오 데이터를 저장하기 위한 MP3 플레이어와 같은 다양한 휴대용 전자제품에 사용되기 위해 산업적 표준에 따라 메모리 카드의 형태로 제조될 수 있다. 이때, 상기 메모리 시스템은 오디오, 비디오 및 이미지 데이터를 디지털 신호로 처리하기 위한 디코더/인코더(미도시)를 더 포함할 수 있음은 자명하다. 또한, 컴퓨터 시스템의 중앙처리장치(central process unit, CPU)와 직접 연결되거나 버스라인 등으로 연결되어 컴퓨터 시스템의 보조 메모리 장치(memory device) 또는 저장장치(storage device)로 응용될 수 있다.
상기 설명한 것과 같이, 비휘발성 메모리 소자의 스택 게이트 측부에 보호막을 배치하여 콘트롤 게이트 및 플로팅 게이트에 대한 측면 식각을 방지하고 게이트간 유전막의 측부에 전하 트랩 영역이 형성되는 것을 방지할 수 있다. 이에 따라, 플로팅 게이트에 저장된 전하가 상기 전하트랩 영역으로 방출되는 데이터 손실을 방지할 수 있으며 이에 따라 비휘발성 메모리 소자의 데이터 보존특성을 향상할 수 있다. 또한, 상기 측면식각으로 인한 콘트롤 게이트나 플로팅 게이트의 선폭 축소를 방지함으로써 스택 게이트 구조물의 커플링 비(coupling ratio)의 감소를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 소자 분리막이 구비된 소자분리 영역 및 상기 소자 분리막에 의해 한정되고 제1 방향을 따라 연장하는 활성영역을 구비하는 반도체 기판;
    상기 활성영역 상에 배치되는 제1 유전막 패턴;
    상기 제1 유전막 패턴 상에 셀 단위로 돌출되어 서로 인접하는 한 쌍에 의해 상기 소자분리막 패턴의 상면을 노출하는 리세스를 형성하는 플로팅 게이트 전극, 상기 플로팅 게이트 전극의 표면 및 상기 리세스에 노출된 상기 소자 분리막 패턴의 표면을 덮고 제2 방향을 따라 연장하는 제2 유전막 패턴 및 상기 리세스를 매립하고 상기 제2 유전막 패턴을 덮도록 상기 제2 유전막 패턴 상에 배치되며 상기 제2 방향을 따라 연장하는 콘트롤 게이트 라인을 구비하는 도전성 스택 구조물; 및
    산화물을 포함하고 상기 콘트롤 게이트 라인 및 상기 플로팅 게이트 전극의 측면에 배치되어 측면 과식각을 방지하는 식각 방지막 및 상기 식각 방지막을 구비하는 상기 스택 구조물의 측면을 덮는 스페이서 막을 구비하는 보호막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 식각 방지막은 상기 콘트롤 게이트 라인의 측면 전부 및 상기 플로팅 게이트 전극의 상부 측면에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서, 식각 저지막은 플라즈마 산화막을 포함하고 상기 스페이서 막은 증착 산화막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 소자 분리막에 의해 한정되는 활성영역을 따라 연장하는 제1 유전막 패턴 및 상기 제1 유전막 패턴 상에 제1 방향을 따라 연장하는 플로팅 게이트 라인을 형성하여, 서로 인접하는 플로팅 게이트 라인 사이에 리세스를 통하여 상기 소자 분리막이 노출되는 반도체 기판을 제공하는 단계;
    상기 플로팅 게이트 패턴의 상면과 상기 리세스를 통하여 노출된 상기 소자 분리막의 상면 및 상기 플로팅 게이트 패턴의 측면에 제2 유전막을 형성하는 단계;
    상기 제2 유전막의 상면에 상기 리세스를 매립하도록 콘트롤 게이트 막을 형성하는 단계;
    상기 콘트롤 게이트 막을 부분적으로 제거하여 제2 방향을 따라 연장하는 콘트롤 게이트 라인을 형성하고 서로 인접하는 상기 콘트롤 게이트 라인 사이의 이격공간을 통하여 상기 제2 유전막을 노출하는 단계;
    상기 이격공간을 향하는 상기 콘트롤 게이트 라인의 측면에 산화물로 구성되는 제1 식각 방지막을 형성하는 단계;
    상기 이격공간을 통하여 노출된 상기 제2 유전막 및 상기 제2 유전막의 하부에 위치하는 상기 플로팅 게이트 패턴을 차례대로 제거하여 상기 제2 방향을 따라 연장하는 제2 유전막 패턴 및 상기 셀 별로 노드 분리된 플로팅 게이트 전극을 형성하여 상기 셀 별로 상기 플로팅 게이트 전극, 제2 유전막 패턴 및 콘트롤 게이트 라인이 적층된 도전성 스택 구조물을 형성하는 단계; 및
    상기 스택 구조물의 측면에 이온 주입영역을 상기 스택 구조물로부터 이격시키기 위한 스페이서 막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  5. 제4항에 있어서, 상기 콘트롤 게이트 라인을 형성하는 단계는 상기 제2 유전막의 상면이 노출되도록 상기 콘트롤 게이트막의 상부를 제거하여 상부 콘트롤 게이트 라인을 형성하는 상부 제1 식각 공정과 상기 리세스를 매립하는 콘트롤 게이트 막을 제거하여 상기 제2 유전막의 측면 및 하면을 노출하도록 하부 콘트롤 게이트 라인을 형성하는 하부 제1 식각공정에 의해 수행되고,
    상기 제1 식각 방지막을 형성하는 단계는 상기 상부 제1 식각 공정이 완료 된 후에 수행되어 상기 상부 콘트롤 게이트 라인의 측면에 상부 제1 식각 방지막을 형성하는 상부 제1 산화공정과 상기 하부 제1 식각공정이 완료된 후에 수행되어 상기 리세스를 향하여 노출된 상기 하부 콘트롤 게이트 라인의 측면에 하부 식각 방지막을 형성하는 하부 제1 산화공정에 의해 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  6. 제4항에 있어서, 상기 제2 유전막 패턴 및 상기 플로팅 게이트 전극을 형성하는 단계는,
    제2 식각공정에 의해 상기 제2 유전막을 제거하여 상기 이격공간을 통하여 상기 플로팅 게이트 패턴을 노출시키고 상기 콘트롤 게이트 라인의 하부에만 배치되는 상기 제2 유전막 패턴을 형성하는 단계; 및
    제3 식각 공정에 의해 상기 플로팅 게이트 패턴을 제거하여 상기 이격공간을 통하여 상기 제1 유전막 패턴 및 상기 소자분리막을 노출시키고 상기 제2 유전막 패턴의 하부에만 배치되는 상기 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제6항에 있어서, 상기 제2 식각공정은 상기 제2 유전막과 하부에 배치되는 상기 플로팅 게이트 패턴에 대한 식각비가 4:1 내지 2:1인 식각가스 플라즈마에 의해 수행되어, 상기 플로팅 게이트 전극의 일부 측면은 상기 이격공간으로 노출되도록 상기 제1 유전막 패턴 상에 플로팅 게이트 패턴의 일부가 잔류하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  8. 제7항에 있어서, 상기 제2 식각공정이 완료된 후, 상기 플로팅 게이트 전극의 노출 측면에 산화물로 구성되는 제2 식각 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  9. 제8항에 있어서, 상기 제2 식각 저지막은 상기 플로팅 게이트 전극의 노출 측면에 수행되는 제2 산화공정에 의해 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제8항에 있어서, 상기 제3 식각공정을 다수의 부분공정으로 수행하고 각 부분공정이 완료된 후 노출되는 상기 플로팅 게이트 패턴의 측면에 추가적인 식각 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
KR1020100089823A 2010-09-14 2010-09-14 비휘발성 메모리 소자 및 이의 제조방법 KR101736246B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100089823A KR101736246B1 (ko) 2010-09-14 2010-09-14 비휘발성 메모리 소자 및 이의 제조방법
US13/230,228 US8592273B2 (en) 2010-09-14 2011-09-12 Method of manufacturing nonvolatile memory device
US14/072,250 US8829644B2 (en) 2010-09-14 2013-11-05 Nonvolatile memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100089823A KR101736246B1 (ko) 2010-09-14 2010-09-14 비휘발성 메모리 소자 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20120027944A true KR20120027944A (ko) 2012-03-22
KR101736246B1 KR101736246B1 (ko) 2017-05-17

Family

ID=45807129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100089823A KR101736246B1 (ko) 2010-09-14 2010-09-14 비휘발성 메모리 소자 및 이의 제조방법

Country Status (2)

Country Link
US (2) US8592273B2 (ko)
KR (1) KR101736246B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140043526A (ko) 2012-09-21 2014-04-10 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2014116342A (ja) * 2012-12-06 2014-06-26 Toshiba Corp 半導体装置の製造方法
TWI484559B (zh) * 2013-01-07 2015-05-11 Univ Nat Chiao Tung 一種半導體元件製程
US11011384B2 (en) 2017-04-07 2021-05-18 Applied Materials, Inc. Gapfill using reactive anneal
CN109786383B (zh) * 2017-11-13 2021-12-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法和半导体结构
CN111180450B (zh) * 2018-11-12 2022-09-16 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN111403397B (zh) * 2020-03-05 2021-05-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
KR20210154294A (ko) * 2020-06-11 2021-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI841912B (zh) * 2021-05-27 2024-05-11 南韓商三星電子股份有限公司 半導體記憶體裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP2001168306A (ja) 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR100467019B1 (ko) * 2002-07-05 2005-01-24 삼성전자주식회사 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법
US6765258B1 (en) * 2002-07-31 2004-07-20 Intelligent Sources Development Corp. Stack-gate flash memory cell structure and its contactless flash memory arrays
KR100852236B1 (ko) 2006-09-05 2008-08-13 삼성전자주식회사 이이피롬 장치 및 그 제조 방법
KR100769151B1 (ko) 2006-09-13 2007-10-22 동부일렉트로닉스 주식회사 플래시 메모리

Also Published As

Publication number Publication date
KR101736246B1 (ko) 2017-05-17
US8592273B2 (en) 2013-11-26
US20120064710A1 (en) 2012-03-15
US8829644B2 (en) 2014-09-09
US20140061758A1 (en) 2014-03-06

Similar Documents

Publication Publication Date Title
US9324725B2 (en) Semiconductor device and a manufacturing method thereof
US8497547B2 (en) Semiconductor device and a method of manufacturing the same
KR101692403B1 (ko) 반도체 소자 제조 방법
KR101736246B1 (ko) 비휘발성 메모리 소자 및 이의 제조방법
US20070063267A1 (en) Self aligned 1 bit local SONOS memory cell
US8470704B2 (en) Nonvolatile memory device and method of forming the nonvolatile memory device including giving an upper portion of an insulating layer an etching selectivity with respect to a lower portion
JP2004022819A (ja) 半導体装置及びその製造方法
US8338875B2 (en) Nonvolatile memory
KR100885891B1 (ko) 비휘발성 메모리 소자 및 이의 제조 방법
KR20080099460A (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100809338B1 (ko) 반도체 소자 및 이의 제조 방법
US7514741B2 (en) Nonvolatile semiconductor memory device and related method
KR100764746B1 (ko) 비휘발성 메모리 장치 및 그의 제조방법
KR100812089B1 (ko) 플래시 메모리 소자의 제조 방법
US7763931B2 (en) Nonvolatile semiconductor memory device and method of manufacturing the same
KR20120040761A (ko) 비휘발성 메모리 소자의 제조 방법
KR100855978B1 (ko) 비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템
KR100710806B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법
TWI685954B (zh) 非揮發性記憶體結構及其製造方法
US7932149B2 (en) Method of manufacturing a semiconductor device
US20060205163A1 (en) Method of fabricating a non-volatile memory
US20070001215A1 (en) Non-volatile memory device having a floating gate and method of forming the same
US11264473B2 (en) Method for manufacturing semiconductor device
KR100771553B1 (ko) 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법
JP2007258583A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant