KR20120040761A - 비휘발성 메모리 소자의 제조 방법 - Google Patents
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Abstract
비휘발성 메모리 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 소자 분리막에 의해 전기적으로 분리되는 복수의 전하 저장층들이 형성된 기판을 제공하는 단계; 상기 소자 분리막의 최상부가 상기 전하 저장층의 최상부보다 낮아지도록 상기 소자 분리막을 리세스하는 단계; 및 상기 소자 분리막에 의해 노출된 상기 전하 저장층의 양 측면을 NF3 가스를 포함하는 세정제를 사용하여 건식 세정하는 단계를 포함한다.
Description
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 집적도를 향상시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 비휘발성 메모리 소자의 집적도를 증가시킬 필요가 있다. 그러나, 비휘발성 메모리 소자는 상대적으로 고전압이 사용되기 때문에, 인접한 메모리 셀에 발생하는 간섭(interference)으로 인하여 집적도의 증가에 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는, 프로그램 또는 소거 동작 시 인접 메모리 셀 간의 간섭을 방지할 수 있는 비휘발성 메모리 소자의 제조 방법 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 비휘발성 메모리 소자의 제조 방법은, 소자 분리막에 의해 전기적으로 분리되는 복수의 전하 저장층들이 형성된 기판을 제공하는 단계; 상기 소자 분리막의 최상부가 상기 전하 저장층의 최상부보다 낮아지도록 상기 소자 분리막을 리세스하는 단계; 및 상기 소자 분리막에 의해 노출된 상기 전하 저장층의 양 측면을 NF3 가스를 포함하는 세정제를 사용하여 건식 세정하는 단계를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 건식 세정하는 단계에 의해서, 상기 전하 저장층의 상부면의 폭이 하부면의 폭보다 좁게 형성된다.
본 발명의 일부 실시예들에 있어서, 상기 세정제는, 상기 NF3 가스 및 NH3 가스를 포함하되, 상기 NF3 가스의 양이 더 많다.
본 발명의 일부 실시예들에 있어서, 상기 NF3 가스 및 상기 NH3 가스의 부피비는 5:1 내지 10:1의 범위이다.
본 발명의 일부 실시예들에 있어서, 상기 NF3 가스의 양 및 상기 NH3 가스의 양은 각각 100 sccm 및 10 sccm 이상이다.
본 발명의 일부 실시예들에 있어서, 상기 건식 세정하는 단계는, 30°C 내지 60°C의 온도 범위 내에서 수행된다.
본 발명의 일부 실시예들에 있어서, 상기 건식 세정하는 단계 이전에, 상기 전하 저장층 표면의 산화물을 제거하는 단계를 더 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 전하 저장층 표면의 산화물을 제거하는 단계는 HF를 사용한다.
본 발명의 일부 실시예들에 있어서, 상기 전하 저장층은 폴리 실리콘을 포함하는 플로팅 게이트이다.
본 발명의 일부 실시예들에 있어서, 상기 세정제는 상기 소자 분리막에 대한 식각 정도보다 상기 전하 저장층에 대한 식각 정도가 크다.
본 발명의 일부 실시예들에 있어서, 상기 전하 저장층 및 상기 소자 분리막에 대한 상기 세정제의 식각비는 4:1 이상이다.
본 발명의 일부 실시예들에 있어서, 상기 리세스하는 단계는, HF 가스 및 NH3 가스를 사용한다.
본 발명의 일부 실시예들에 있어서, 상기 리세스하는 단계는, 소정의 깊이로 상기 소자 분리막을 리세스하는 제1 리세스 단계; 및 상기 전하 저장층의 최상부보다 낮은 목표 높이까지 상기 소자 분리막을 리세스하는 제2 리세스 단계를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 건식 세정하는 단계는, 상기 제1 리세스 단계 및 상기 제2 리세스 단계의 중간에 수행된다.
본 발명의 일부 실시예들에 있어서, 상기 기판을 제공하는 단계는, 상기 기판 상에 패드층 및 마스크층을 순차적으로 적층하는 적층 구조물을 형성하는 단계; 상기 적층 구조물 및 상기 기판의 일부를 식각하여 상기 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 내에 소자 분리막을 형성하는 단계; 및 상기 소자 분리막의 양측의 상기 패드층 및 상기 마스크를 제거하고 상기 소자 분리막에 의해 전기적으로 분리된 복수의 전하 저장층들을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 기판을 제공하는 단계는, 상기 기판 상에 터널링 절연층 및 전하 저장층을 순차적으로 적층하는 단계; 상기 터널링 절연층, 상기 전하 저장층 및 상기 기판의 일부를 식각하여 상기 기판 내에 트렌치를 형성하는 단계; 및 상기 전하 저장층이 전기적으로 분리되도록 상기 트렌치 내에 소자 분리막을 형성하여 하는 단계를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 전하 저장층 및 상기 소자 분리막 상부의 단차를 따라 블로킹 절연층을 형성하는 단계; 및 상기 블로킹 절연층의 상부에, 상기 전하 저장층들 사이의 공간을 매립하는 게이트 전극층을 형성하는 단계를 더 포함한다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 비휘발성 메모리 소자의 제조 방법은, 소자 분리막에 의해 전기적으로 분리되는 복수의 전하 저장층들이 형성된 기판을 제공하는 단계; 및 상기 소자 분리막의 최상부가 상기 전하 저장층의 최상부보다 낮아지도록 상기 소자 분리막을 리세스하는 단계를 포함하고, 상기 리세스하는 단계에서, 상기 소자 분리막의 상부면과 동시에 전하 저장층의 양 측면이 식각된다.
본 발명의 일부 실시예들에 있어서, 상기 리세스하는 단계는, NH3 가스 및 NF3 가스를 포함하는 세정제를 사용한다.
본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 비휘발성 메모리 소자의 제조 방법은, 소자 분리막에 의해 전기적으로 분리되는 복수의 전하 저장층들이 형성된 기판을 제공하는 단계; 상기 소자 분리막의 최상부가 상기 전하 저장층의 최상부보다 낮아지도록 상기 소자 분리막을 리세스하는 단계; 및 상기 소자 분리막에 의해 노출된 상기 전하 저장층의 양 측면을 일부 제거하는 단계를 포함한다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 인접한 셀 사이의 이격 거리를 확보함으로써, 하나의 스트링 내에서 인접한 메모리 셀 사이의 간섭을 감소시킬 수 있다. 따라서 메모리 소자의 집적도의 향상이 용이하다.
또한, 전하 저장층 사이의 이격 거리를 확보하고, 전하 저장층의 측벽을 경사지게 형성함으로써, 게이트 전극의 형성 시의 보이드(void) 발생을 억제할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 일부를 나타낸 레이아웃(layout)도이다.
도 2는 도 1의 비휘발성 메모리 소자를 도시하는 사시도이다.
도 3a 내지 도 3i는 도 2의 비휘발성 메모리 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 도시하는 사시도이다.
도 5a 내지 도 5c는 도 4의 비휘발성 메모리 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 문턱 전압 특성을 설명하기 위한 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 2는 도 1의 비휘발성 메모리 소자를 도시하는 사시도이다.
도 3a 내지 도 3i는 도 2의 비휘발성 메모리 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 도시하는 사시도이다.
도 5a 내지 도 5c는 도 4의 비휘발성 메모리 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 문턱 전압 특성을 설명하기 위한 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 발명의 비휘발성 메모리 소자의 제조 방법은 비휘발성 메모리 소자, 예컨대, ROM, EPROM 소자, EEPROM 소자, 플래시(flash) 메모리 소자, 강유전체 메모리 소자 등에 적용할 수 있다. 본 발명의 비휘발성 메모리 소자의 제조 방법은 게이트 전극을 갖는 메모리 소자의 경우라면 어느 소자에도 적용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 일부를 나타낸 레이아웃(layout)도이다. 도 2는 도 1의 비휘발성 메모리 소자를 도시하는 사시도이다.
구체적으로, 도 1은 비휘발성 메모리 소자 중 일 예로 낸드(NAND) 플래시 메모리 소자의 레이아웃도를 도시하며, 이하에서 낸드 플래시 메모리 소자를 이용하여 본 발명을 설명한다.
도 2에서는 도 1의 비휘발성 메모리 소자를 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 비휘발성 메모리 소자 중 비트 라인은 생략되어 있다.
도 1 및 도 2를 참조하면, 메모리 셀 어레이(10)는 기판(100) 내에 형성된 소자 분리막(130)에 의해 정의된 다수개의 활성 영역들(Act)을 구비할 수 있다. 상기 활성 영역들(Act)은 라인 형상으로서 서로 평행할 수 있다.
상기 활성 영역들(Act) 상에 상기 활성 영역들(Act)의 상부를 가로지르는 스트링 선택 라인(String Selection Line, SSL) 및 접지 선택 라인(Ground Selection Line, GSL)이 위치할 수 있다. 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 사이에 상기 활성 영역들(Act)의 상부를 가로지르는 다수개의 워드 라인들(WL1, WL2, WLn-1, WLn)이 배치될 수 있다. 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 및 상기 워드 라인들(WL1, WL2, WLn-1, WLn)은 서로 평행할 수 있다.
상기 워드 라인들(WL1, WL2, WLn-1, WLn), 상기 스트링 선택 라인(SSL) 및 상기 접지 선택 라인(GSL)의 양측에 인접한 활성 영역들에 불순물 영역들(101)이 각각 형성될 수 있다. 그 결과, 직렬로 연결된 스트링 선택 트랜지스터, 메모리 셀 트렌지스터들 및 접지 선택 트랜지스터가 형성된다. 상기 스트링 선택 트랜지스터, 상기 접지 선택 트랜지스터 및 그들 사이에 위치하는 메모리 셀 트랜지스터들은 하나의 단위 메모리 스트링(string)을 구성할 수 있다.
상기 스트링 선택 라인(SSL)에 인접하고 상기 접지 선택 라인(GSL)의 반대편에 위치한 활성 영역들(Act)은 각 스트링 선택 트랜지스터의 드레인 영역으로 정의될 수 있다. 또한, 상기 접지 선택 라인(GSL)에 인접하고 상기 스트링 선택 라인(SSL)의 반대편에 위치한 활성 영역들(Acts)은 접지 선택 트랜지스터의 소스 영역으로 정의될 수 있다.
상기 기판(100)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다.
상기 워드 라인(WL1, WL2, WLn-1, WLn) 각각은 상기 활성 영역(Act)과 교차하는 상기 기판(100) 상에 차례로 적층된 터널링 절연층(tunneling insulating layer)(140), 전하 저장층(150), 블로킹 절연층(blocking insulating layer)(160) 및 게이트 전극층(170)을 포함할 수 있다.
상기 터널링 절연층(140) 및 상기 전하 저장층(150)은 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로 인접하는 메모리 셀 트랜지스터들 별로 분리될 수 있다. 상기 터널링 절연층(140)은 실리콘 산화층일 수 있다. 상기 전하 저장층(150)은 전하가 저장되며, 전하 트랩층 또는 도전층일 수 있다. 상기 전하 저장층(150)은 도펀트(dopant)로 도핑된 반도체, 예를 들어 도핑된 폴리 실리콘을 포함할 수 있다. 상기 전하 저장층(150)은 상기 터널링 절연층(140)과 상기 블로킹 절연층(160)에 의해 서로 전기적으로 절연될 수 있다.
상기 전하 저장층(150)은 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로의 측벽(150a)에 소정의 각도로 경사(slope)가 형성된다. 이에 의해, 상기 전하 저장층(150)의 상부면의 폭(D1)은 하부면의 폭(D2)보다 작을 수 있다.
상기 블로킹 절연층(160)은 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로 인접하는 메모리 셀 트랜지스터들에 공유될 수 있다. 상기 블로킹 절연층(160)은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층 구조일 수 있다. 예를 들어, 상기 블로킹 절연층(160)은 ONO(Oxide-Nitride-Oxide)층일 수 있다. 또는 상기 블로킹 절연층(160)은 고유전(high k)물질을 포함할 수 있다.
상기 게이트 전극층(170)는 프로그램 및 소거 동작을 제어하는 전극일 수 있다. 상기 게이트 전극층(170)은 상기 워드 라인(WL1, WL2, WLn-1, WLn)의 일부분일 수 있다. 상기 게이트 전극층(170)은 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로 인접하는 셀 트랜지스터들 사이에 연결되도록 형성될 수 있다. 상기 게이트 전극층(170)은 도핑된 반도체, 금속 실리사이드(silicide)를 포함하는 도전성 막일 수 있다. 상기 게이트 전극층(170)은 예를 들어, 도핑된 폴리 실리콘을 포함할 수 있다.
상기 스트링 선택 라인(SSL) 및/또는 접지 선택 라인(GSL)은 상기 활성 영역(Act)과 교차하는 영역에서 상기 워드 라인(WL1, WL2, WLn-1, WLn)의 경우와 동일한 적층 구조를 가질 수 있다. 또는, 전하 저장층(150) 및 게이트 전극층(170)이 전기적으로 연결된 구조를 가질 수 있다. 통상적으로 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 폭은 워드라인(WL1, WL2, WLn-1, and WLn)의 폭에 비하여 클 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
스트링 선택 라인(SSL)의 드레인 영역에 접속하는 비트라인 플러그(미도시)가 제공될 수 있다. 상기 비트라인 플러그에 접속하면서 워드 라인들(WL1, WL2, WLn-1, WLn)의 상부를 가로지르는 비트 라인들(BL1, BL2, BLm-1, BLm)이 배치될 수 있다. 상기 비트 라인들(BL1, BL2, BLm-1, BLm)은 활성 영역들(Act)과 평행하게 배치될 수 있다.
본 발명의 비휘발성 메모리 소자에 의하면, 전하 저장층(150)은 측벽(150a)에 경사면을 갖도록 함으로써 인접하는 전하 저장층(150) 간의 간격을 증가시켜 인접 메모리 셀 간의 간섭(interference) 특성을 향상시킬 수 있게 된다.
도 3a 내지 도 3i는 도 2의 비휘발성 메모리 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다. 각각의 도면들은, 도 1 및 도 2의 절단선들 I-I' 및 II-II'를 따라 취해진 단면도를 함께 도시한다.
도 3a를 참조하면, 기판(100) 상에 패드층(110) 및 마스크층(120)이 형성될 수 있다. 상기 패드(pad)층(110)은 예를 들어, 실리콘 산화막일 수 있다. 상기 패드층(110)은 열산화(thermal oxidation) 공정 또는 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정에 의해 형성할 수 있다. 상기 마스크(mask)층(120)은 예를 들어, 실리콘 질화막과 같은 하드 마스크(hard mask)층일 수 있다.
상기 기판(100)은 이온 주입 공정에 의한 웰(well)(미도시)을 포함할 수 있다. 상기 기판(100)은 셀 영역 및 주변 영역을 포함할 수 있으며, 상기 패드층(110) 및 상기 마스크층(120)은 상기 셀 영역 및 주변 영역 상에 모두 형성될 수 있다. 상기 패드층(110)은 상기 마스크층(120)의 증착 시 가해지는 기판(100)의 손상 또는 응력(stress) 발생을 방지하기 위한 목적으로 형성될 수 있다.
도 3b를 참조하면, 포토레지스트 패턴(미도시)을 이용하여 상기 패드층(110) 및 상기 마스크층(120)을 패터닝함으로써 트렌치(trench)(105)가 형성될 부분이 노출될 수 있다.
다음으로, 상기 패드층(110) 및 상기 마스크층(120)의 패턴을 이용하여, 상기 기판(100)을 식각함으로써 트렌치(105)를 형성한다. 상기 트렌치(105)는 이방성 식각 공정에 의해 형성될 수 있으며, 예를 들어 플라즈마 식각 공정을 이용하여 형성될 수 있다. 상기 트렌치(105) 형성 후, 절연 특성의 강화를 위한 이온 주입 공정이 추가적으로 수행될 수 있다.
도 3c를 참조하면, 상기 트렌치(105) 및 상기 기판(100) 상에 절연 물질(미도시)이 형성될 수 있다. 상기 절연 물질은 CVD 공정에 의해 형성될 수 있다. 상기 절연 물질은 산화물, 질화물 또는 그들의 조합으로 이루어질 수 있다. 상기 절연 물질은 예를 들면, 버퍼(buffer) 산화막, 트렌치 라이너(liner) 질화막 및 매립 산화막으로 이루어진 복합막일 수 있다. 또는 상기 절연 물질은 고온 산화물(High Temperature Oxide, HTO), 고밀도 플라즈마(High Density Plasma, HDP)물, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron-Phosphorus Silicate Glass) 또는 USG(Undoped Silicate Glass) 중 하나일 수 있다. 상기 절연 물질의 형성 후, 막질의 고밀도화를 위한 어닐링(annealing) 공정이 추가될 수도 있다.
상기 트렌치(105)를 모두 채우도록 상기 절연 물질을 형성한 후, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예컨대, 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정일 수 있다. 상기 평탄화 공정은 상기 마스크층(120)을 정지막으로 하여 수행될 수 있다. 또는 상기 평탄화 공정에 의해 상기 마스크층(120)도 일부 제거될 수 있다.
상기 평탄화 공정에 의해 상기 트렌치(105, 도 3b 참조)를 매립하여 상기 마스크층(120)과 동일한 높이의 상부면을 갖는 소자 분리막(130)이 형성될 수 있다. 상기 소자 분리막(130)에 의해 활성 영역(Act)이 정의될 수 있다.
도 3d를 참조하면, 상기 패드층(110) 및 상기 마스크층(120)이 제거될 수 있다. 상기 패드층(110) 및 상기 마스크층(120)이 제거되는 동안, 상기 소자 분리막(130)의 측벽이 일부 침식될 수 있다.
상기 마스크층(120)이 실리콘 질화물이고 상기 패드층(110)이 실리콘 산화막인 경우, 실리콘 질화물에 대해 식각 선택성을 갖는 조건을 이용하여 상기 마스크층(120)을 먼저 식각할 수 있다. 예를 들어, 인산(H3PO4)을 이용한 습식 식각 공정으로 상기 마스크층(120)을 제거할 수 있다. 다음으로 상기 패드층(110)은 예를 들어, 불산(HF)을 불화암모늄(NH4F)과 혼합한 BOE(Buffered Oxide Etchant) 용액을 이용하여 제거할 수 있다.
도 3e를 참조하면, 노출된 상기 기판(100) 상에 터널링 절연층(140) 및 전하 저장층(150)이 형성될 수 있다. 상기 터널링 절연층(140)은 예를 들어, 열 산화 공정에 의해 형성될 수 있다. 상기 터널링 절연층(140)은 실리콘 산화막을 포함하거나 하프늄(Hf) 또는 지르코늄(Zr)의 산화막과 같은 고유전율 산화막을 포함할 수 있다. 상기 터널링 절연층(140)은 10Å 내지 100Å의 두께를 가지도록 형성할 수 있다.
다음으로, 상기 터널링 절연층(140) 상에 전하 저장층(150)이 형성될 수 있다. 상기 전하 저장층(150)은 증착 및 평탄화 공정을 통해 형성될 수 있다. 상기 평탄화 공정을 통하여, 상기 소자 분리막(130)에 의해 서로 분리된 복수의 전하 저장층(150)이 형성된다.
상기 전하 저장층(150)은 도전 물질, 예컨대 도핑된 폴리 실리콘, 금속, 금속 실리사이드 또는 이들의 복합층을 포함할 수 있다. 상기 전하 저장층(150)이 폴리 실리콘을 포함하는 경우 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하여 불순물이 도핑되지 않은 상태로 증착한 후, 비소(As) 또는 인(P)을 이온 주입 방법으로 도핑시킬 수 있다. 또는, 증착 시 인-시츄(in-situ)로 불순물을 도핑하여 도핑된 폴리 실리콘 상태로 증착할 수도 있다.
전술한 바와 같이, 상기 전하 저장층(150)으로 도전체를 사용하는 경우에는 플로팅 게이트형(floating gate type) 비휘발성 메모리 소자인 고전적인 의미의 플래시 메모리를 형성할 수 있다. 반면에 상기 전하 저장층(150)으로 절연체를 사용하는 경우에는 플로팅 트랩형(floating trap type) 비휘발성 메모리 소자인 전하 트랩형 플래시 메모리를 형성할 수 있다.
도 3f를 참조하면, 상기 소자 분리막(130)에 대하여 리세스(recess) 공정이 수행될 수 있다. 이에 의해 상기 전하 저장층(150)의 측벽(150a)이 노출될 수 있다. 상기 리세스된 소자 분리막(130)의 상부면은 양 측의 활성 영역인 기판(100)의 상부면보다 높은 높이를 가질 수 있다.
선택적으로, 상기 리세스된 소자 분리막(130)의 상부면은 양 측의 활성 영역인 기판(100)의 상부면보다 낮은 높이를 가질 수 있다. 상기 리세스된 소자 분리막(130)의 상부면의 높이는 특정 높이에 한정되지 않으며, 다양하게 변경될 수 있다.
상기 리세스 공정은 이방성 식각 공정을 포함할 수 있다. 상기 소자 분리막(130)이 산화물인 경우, 상기 식각 공정은 예를 들어, 불소(HF) 가스 및/또는 암모니아(NH3) 가스를 이용하여 약 30°C 이하의 온도에서 수행될 수 있다. 상기 식각 공정은 공정 중에 생성된 부산물(by-product)의 제거를 통해 식각 효율을 향상시키기 위해 두 단계 이상으로 나누어 수행될 수 있다.
도 3g를 참조하면, 상기 리세스 공정에 의해 노출된 상기 전하 저장층(150)의 측벽(150a)을 일부 제거하는 단계가 수행될 수 있다. 이에 의해, 상기 전하 저장층(150)의 측벽(150a)은 경사(slope)면을 갖게 된다. 상기 전하 저장층(150)은 상부면의 폭(D1)이 하부면의 폭(D2)보다 좁아지게 된다. 따라서, 인접한 전하 저장층(150) 사이의 간격이 증가한다.
상기 측벽(150a)을 제거하는 단계는, 건식 세정(dry cleaning) 공정에 의해 수행될 수 있다. 상기 측벽(150a)을 제거하는 단계는, 별도의 마스크층없이 수행될 수 있다. 상기 측벽(150a)을 제거하는 단계는, 상기 소자 분리막(130)에 대한 식각 정도보다 상기 전하 저장층(150)에 대한 식각 정도가 큰 세정제를 사용하여 수행될 수 있다.
상기 건식 세정은 삼불화 질소(NF3) 가스 및/또는 암모니아(NH3) 가스를 이용하여 약 60°C 이하의 온도에서 수행될 수 있다. 상기 NF3 가스 100 sccm 이상일 수 있으며, 상기 NH3 가스는 10 sccm 이상일 수 있다. 상기 건식 세정에 사용되는 NF3 가스의 양은 상기 NH3 가스의 양보다 많을 수 있다. 상기 NF3 가스 및 상기 NH3 가스의 부피비는 3:1 내지 15:1일 수 있으며, 예를 들어 약 10:1일 수 있다. 상기 건식 세정은 2 Torr 내지 5 Torr의 압력 하, 예컨대 약 3 Torr에서 수행될 수 있다. 상기 건식 세정은 10초 내지 80초간 수행될 수 있다.
상기 NF3 가스 및 상기 NH3 가스의 실리콘 산화물(SiO2)에 대한 식각 특성은 알려져 있으나, 본 발명에서는 상술한 바와 같이, 상기 가스들을 이용하여 폴리 실리콘과 같은 전도성 물질을 식각한다. 참고로 상기 NF3 가스 및 상기 NH3 가스의 실리콘 산화물(SiO2)에 대한 식각 메커니즘(mechanism)을 살펴보면, 먼저 NF3 가스와 NH3 가스가 반응하여 NH4F 및 NH4F?HF를 생성한다. 상기 NH4F 및 NH4F?HF 생성물은 SiO2와 반응하여, 고체 상태의 (NH4)2SiF6 및 H2O를 생성한다. 상기 (NH4)2SiF6는 고온에서 기화될 수 있는 물질이므로, 쉽게 제거될 수 있다.
상술한 바와 같이, NF3 가스 및 NH3 가스는 실리콘 산화물에 대해 식각 특성을 가지지만, NF3 가스가 NH3 가스보다 많은 조건에서는 실리콘 산화물보다 폴리 실리콘에 대하여 높은 식각 특성을 나타낼 수 있다. 즉, 폴리 실리콘에 대한 식각 선택성(selectivity)을 가질 수 있다. 폴리 실리콘 및 실리콘 산화물에 대한 식각비는 예컨대, 4:1 정도일 수 있다.
본 발명의 변형예에서, 상기 건식 세정은 도 3f를 참조하여 상술한 소자 분리막(130)에 대한 리세스 공정 단계 중에 수행될 수 있다. 예를 들어, 상기 리세스 공정이 두 단계로 나누어 수행되는 경우, 제1 리세스 공정이 수행된 후에 상기 건식 세정이 수행될 수 있다. 그 이후, 제2 리세스 공정이 수행될 수 있다. 이 경우, 상기 전하 저장층(150) 표면에 생성되었을 수 있는 자연 산화막(native oxide)이 상기 제1 리세스 공정에 의해 제거된 상태가 될 수 있다. 따라서, 상기 건식 세정 공정에서, 폴리 실리콘의 식각비가 더욱 향상될 수 있다.
본 발명의 다른 변형예에서, 상기 건식 세정 공정 전에, 상기 전하 저장층(150) 표면에 생성되었을 수 있는 자연 산화막(native oxide)을 제거하는 별도의 공정이 추가될 수 있다. 상기 자연 산화막(native oxide)은 HF 및/또는 NH3 가스를 사용하여 제거될 수 있다.
본 발명의 또 다른 변형예에서, 상기 건식 세정에 의해, 상기 소자 분리막(130)에 대한 추가적인 리세스가 동시에 수행될 수 있다. 또는, 하나의 공정 단계에서 상기 소자 분리막(130)의 리세스와 상기 전하 저장층(150)의 측벽(150a)의 제거가 동시에 수행될 수 있다. 이는 상기 NF3 가스 및 상기 NH3 가스가 소자 분리막(130)을 이루는 산화막에 대해서도 식각성을 가질 수 있기 때문이다.
도 3h를 참조하면, 상기 소자 분리막(130) 및 상기 전하 저장층(150) 상에 블로킹 절연층(160)이 형성될 수 있다. 상기 블로킹 절연층(160)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 CVD를 이용하여 증착될 수 있다. 상기 블로킹 절연층(160)은 실리콘 산화막, 실리콘 질화막 또는 이들의 적층 구조일 수 있다. 예를 들어, 상기 블로킹 절연층(160)은 ONO(Oxide-Nitride-Oxide)층일 수 있다.
반도체 소자의 디자인 룰(design rule)이 감소함에 따라, 상기 전하 저장층(150) 사이의 간격이 좁아질 수 있다. 이에 의해, 상기 전하 저장층(150)들 사이의 공간이 상기 블로킹 절연층(160)으로 매립되어 버리는 경우, 아래에 설명하는 후속의 공정에서 게이트 전극층(170, 도 3i 참조)이 상기 전하 저장층(150) 사이에 형성될 수 없게 된다. 따라서, 비휘발성 메모리 소자의 커플링 특성이 열화될 수 있다.
그러나, 본 발명에 의하면, 상기 전하 저장층(150)의 측벽(150a)이 경사를 갖도록 형성됨으로써, 인접한 상기 전하 저장층(150)의 사이가 증가되므로, 상기 블로킹 절연층(160)이 컨포멀(conformal)하게 상기 전하 저장층(150) 상에 형성될 수 있다. 따라서, 비휘발성 메모리 소자의 커플링 특성이 열화되지 않을 수 있다.
도 3i를 참조하면, 상기 블로킹 절연층(160) 상에 게이트 전극층(170)이 형성된다. 상기 게이트 전극층(170)은 CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD) 공정을 이용하여 증착할 수 있다. 상기 게이트 전극층(170)은 플로팅 게이트를 갖는 플래시 메모리인 경우, 제어 게이트 전극일 수 있다. 이 경우, 상기 게이트 전극층(170)은 폴리 실리콘, 금속 실리사이드, 또는 금속을 포함할 수 있다. 상기 게이트 전극층(170)은 단일층 또는 복합층일 수 있다.
반도체 소자의 집적도가 높아짐에 따라, 인접한 메모리 셀 트랜지스터 사이의 간격이 좁아지며, 인접한 전하 저장층(150)의 사이가 가까워지게 된다. 그러나, 본 발명의 실시예에 따르면, 상기 전하 저장층(150)의 측벽(150a)이 경사를 이루며 인접한 상기 전하 저장층(150)의 거리가 증가된다. 따라서, 종횡비(aspect ratio)가 증가하더라도 보이드(void)없이 게이트 전극층(170)을 증착할 수 있으며, 이에 의해 메모리 소자의 신뢰성이 향상될 수 있다.
다음으로, 순차적으로 형성된 터널링 절연층(140), 전하 저장층(150), 블로킹 절연층(160) 및 게이트 전극층(170)을 패터닝하여 도 1 및 도 2의 워드 라인(WL1, WL2, WLn-1, WLn)을 형성할 수 있다. 상기 워드 라인(WL1, WL2, WLn-1, WLn)은 활성 영역(Act)과 교차되는 방향으로, 라인 형상으로 형성될 수 있다. 이후에, 상기 워드 라인(WL1, WL2, WLn-1, WLn) 양 측의 기판(100)에 불순물 영역(101, 도 2 참조)을 형성하기 위하여, 이온 주입 공정이 수행될 수 있다. 이와 같은 공정을 통해 도 2의 비휘발성 메모리 소자가 형성된다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 도시하는 사시도이다.
도 4에서, 도 2에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다. 도 1과 함께 도 4를 참조하면, 도 2의 소자와 비교하여, 소자 분리막(130)의 상부면이 낮은 높이로 형성될 수 있다. 즉, 소자 분리막(130)의 상부면이 기판(100)의 활성 영역(Act)의 상부면에 더 가깝게 형성될 수 있다.
전하 저장층(150)의 양 측벽(150a), 즉 워드 라인(WL1, WL2, WLn-1, WLn)의 연장 방향으로 전하 저장층의 측벽(150a)은 경사진 형상을 갖는다. 이에 의해, 상기 전하 저장층(150)의 상부면의 폭(D3)은 하부면의 폭(D4)보다 작을 수 있다. 도 2의 소자와 비교하여, 상기 전하 저장층(150)의 하부면의 폭(D4)은 활성 영역(Act)의 폭보다 작을 수 있다. 이는 메모리 소자의 제조 방법이 상이함에 따라 발생하는 구조적 차이로, 하기에 도 5a 내지 도 5c를 참조하여 상세히 설명한다. 또한, 상기 전하 저장층(150)의 상부면의 폭(D3)은 도 2의 소자의 전하 저장층(150)의 상부면의 폭(D1)보다 작게 형성될 수 있으며, 하부면의 폭(D4)도 도 2의 소자의 하부면의 폭(D2)보다 작게 형성될 수 있다.
본 실시예에 따른 비휘발성 소자는, 전하 저장층(150)이 경사면을 갖도록 함으로써 인접하는 전하 저장층(150) 간의 간격을 증가시켜 인접 메모리 셀 간의 간섭(interference) 특성을 향상시킬 수 있다. 또한, 낮게 형성된 소자 분리막(130)에 의해, 전하 저장층(150)과 블로킹 절연층(160) 간의 접촉 면적을 증가시켜 커플링 비(coupling ratio)를 향상시킬 수 있게 된다.
도 5a 내지 도 5c는 도 4의 비휘발성 메모리 소자의 예시적인 제조 방법을 설명하기 위한 단면도들이다. 각각의 도면들은, 도 1의 절단선들 I-I' 및 II-II'를 따라 취해진 단면도를 함께 도시한다.
도 5a를 참조하면, 기판(100) 상에 터널링 절연층(140) 및 전하 저장층(150)이 형성될 수 있다. 다음으로, 포토레지스트 패턴(미도시)을 이용하여 전하 저장층(150), 터널링 절연층(140) 및 기판(100)을 식각함으로써 트렌치(미도시)를 형성한다. 상기 트렌치는 이방성 식각 공정에 의해 형성될 수 있으며, 예를 들어 플라즈마 식각 공정을 이용하여 형성될 수 있다. 본 실시예에서는, 도 3a 내지 도 3e를 참조하여 전술한 도 2의 메모리 소자와 달리, 터널링 절연층(140) 및 전하 저장층(150)을 형성한 후에 트렌치를 형성하게 된다.
상기 트렌치를 모두 채우도록 상기 절연 물질을 형성한 후, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예컨대, CMP 공정일 수 있다. 상기 평탄화 공정에 의해 상기 트렌치를 매립하여 상기 전하 저장층(150)과 동일한 높이의 상부면을 갖는 소자 분리막(130)이 형성될 수 있다. 상기 소자 분리막(130)에 의해 활성 영역(Act)이 정의될 수 있다.
도 5b를 참조하면, 상기 소자 분리막(130)에 대하여 리세스(recess) 공정이 수행될 수 있다. 상기 리세스 공정은 이방성 식각 공정을 포함할 수 있다. 이에 의해 상기 전하 저장층(150)의 측벽(150a)이 노출될 수 있다. 상기 리세스된 소자 분리막(130)의 상부면은 양 측의 터널링 절연층(140)의 상부면보다 높은 높이를 가질 수 있다.
도 5c를 참조하면, 상기 리세스 공정에 의해 노출된 상기 전하 저장층(150)의 측벽(150a)을 일부 제거하는 단계가 수행될 수 있다. 이에 의해, 상기 전하 저장층(150)의 측벽(150a)은 경사(slope)면을 갖게 된다. 상기 측벽(150a)을 제거하는 단계는, 상기 전하 저장층(150)의 노출된 최하단의 측벽(150a)부터 상기 전하 저장층(150)의 상단부까지 경사가 형성되도록 수행될 수 있다. 상기 전하 저장층(150)은 상부면의 폭(D3)이 하부면의 폭(D4)보다 좁아지게 된다. 따라서, 인접한 전하 저장층(150) 사이의 간격이 증가한다.
본 실시예에 있어서, 상기 측벽(150a)을 제거하는 단계는, NF3 가스 및 NH3 가스를 이용한 건식 세정(dry cleaning) 공정에 의해 수행될 수 있다. 본 실시예의 건식 세정은 일종의 건식 식각 공정에 해당하며, 상기 NF3 가스 및 NH3 가스의 활성화를 위해 플라즈마(plasma)를 이용할 수도 있다.
반도체 소자의 집적도 증가에 따라, 습식 세정(wet cleaning) 공정에 의하는 경우, 단차가 큰 구조에서는 세정제의 침투 및 이탈이 어려워 소자 특성이 열화될 수 있다. 본 발명과 같이 건식 세정에 의하는 경우, 가스를 통해 세정이 이루어지므로 이러한 문제가 발생하지 않는다. 또한, 한번의 세정을 통해 다량의 웨이퍼를 처리할 수 있어 공정 효율이 증가할 수 있다.
다음으로, 도 3h 및 도 3i를 참조하여 전술한 제조 방법과 동일한 공정 단계들을 수행하여, 최종적으로 도 4의 비휘발성 메모리 소자를 형성할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 문턱 전압 특성을 설명하기 위한 그래프이다.
도 6을 참조하면, 본 발명에 의한 소자의 문턱 전압(threshold voltage, Vth)의 분포와 인접 셀 사이에 간섭이 존재하는 소자의 문턱 전압의 분포가 도시된다. 전하 저장층이 도전체인 플래시 메모리 소자에서, 셀 간격이 줄어듦에 따라, 인접한 셀 사이의 플로팅 게이트의 간섭이 증가하게 된다. 이에 따라, 문턱 전압이 증가하게 되며, 결과적으로 메모리 셀 트랜지스터의 문턱 전압 분포 곡선이 오른쪽으로 이동(shift)하게 된다.
본 발명의 비휘발성 메모리 제조 방법에 따른, 비휘발성 메모리 소자의 경우, 인접 셀 사이의 플로팅 게이트 간의 간격을 증가시킬 수 있다. 따라서, 도시된 바와 같이 문턱 전압이 증가하는 문제를 방지할 수 있게 된다.
또한, 본 발명의 비휘발성 메모리 제조 방법에 따른, 비휘발성 메모리 소자는 내구성(endurance) 및 고온 저장(High Temperature Storage, HTS) 특성과 같은 메모리 소자의 신뢰성이 향상되는 것을 확인하였다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 7을 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 3, 도 5 내지 도 11에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 8을 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(820)는 도 3, 도 5 내지 도 11에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 9를 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 3, 도 5 내지 도 11에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.
상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 101: 불순물 영역
105: 트렌치 110: 패드층
120: 마스크층 130: 소자 분리 영역
140: 터널링 절연층 150: 전하 저장층
150a: 전하 저장층의 측벽 160: 블로킹 절연층
170: 게이트 전극층
105: 트렌치 110: 패드층
120: 마스크층 130: 소자 분리 영역
140: 터널링 절연층 150: 전하 저장층
150a: 전하 저장층의 측벽 160: 블로킹 절연층
170: 게이트 전극층
Claims (10)
- 소자 분리막에 의해 전기적으로 분리되는 복수의 전하 저장층들이 형성된 기판을 제공하는 단계;
상기 소자 분리막의 최상부가 상기 전하 저장층의 최상부보다 낮아지도록 상기 소자 분리막을 리세스하는 단계; 및
상기 소자 분리막에 의해 노출된 상기 전하 저장층의 양 측면을 NF3 가스를 포함하는 세정제를 사용하여 건식 세정하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 건식 세정하는 단계에 의해서, 상기 전하 저장층의 상부면의 폭이 하부면의 폭보다 좁게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 세정제는, 상기 NF3 가스 및 NH3 가스를 포함하되, 상기 NF3 가스의 양이 더 많은 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 건식 세정하는 단계 이전에, 상기 전하 저장층 표면의 산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 전하 저장층은 폴리 실리콘을 포함하는 플로팅 게이트인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 세정제는 상기 소자 분리막에 대한 식각 정도보다 상기 전하 저장층에 대한 식각 정도가 큰 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 리세스하는 단계는,
소정의 깊이로 상기 소자 분리막을 리세스하는 제1 리세스 단계; 및
상기 전하 저장층의 최상부보다 낮은 목표 높이까지 상기 소자 분리막을 리세스하는 제2 리세스 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제7 항에 있어서,
상기 건식 세정하는 단계는, 상기 제1 리세스 단계 및 상기 제2 리세스 단계의 중간에 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 기판을 제공하는 단계는,
상기 기판 상에 패드층 및 마스크층을 순차적으로 적층하는 적층 구조물을 형성하는 단계;
상기 적층 구조물 및 상기 기판의 일부를 식각하여 상기 기판 내에 트렌치를 형성하는 단계;
상기 트렌치 내에 소자 분리막을 형성하는 단계; 및
상기 소자 분리막의 양측의 상기 패드층 및 상기 마스크를 제거하고 상기 소자 분리막에 의해 전기적으로 분리된 복수의 전하 저장층들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법. - 제1 항에 있어서,
상기 전하 저장층 및 상기 소자 분리막 상부의 단차를 따라 블로킹 절연층을 형성하는 단계; 및
상기 블로킹 절연층의 상부에, 상기 전하 저장층들 사이의 공간을 매립하는 게이트 전극층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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|---|---|---|---|---|
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Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130066930A (ko) * | 2011-12-13 | 2013-06-21 | 에스케이하이닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
| US9012318B2 (en) | 2012-09-21 | 2015-04-21 | Micron Technology, Inc. | Etching polysilicon |
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Family Cites Families (9)
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|---|---|---|---|---|
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| JP3540633B2 (ja) * | 1998-11-11 | 2004-07-07 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100377174B1 (ko) * | 2000-08-31 | 2003-03-26 | 주식회사 하이닉스반도체 | 캐패시터의 제조 방법 |
| KR100389918B1 (ko) * | 2000-11-14 | 2003-07-04 | 삼성전자주식회사 | 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이 |
| KR100539275B1 (ko) * | 2004-07-12 | 2005-12-27 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| JP4745039B2 (ja) * | 2005-12-02 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2008227277A (ja) * | 2007-03-14 | 2008-09-25 | Nec Electronics Corp | 半導体装置の製造方法 |
| US8211808B2 (en) * | 2009-08-31 | 2012-07-03 | Applied Materials, Inc. | Silicon-selective dry etch for carbon-containing films |
| US9324576B2 (en) * | 2010-05-27 | 2016-04-26 | Applied Materials, Inc. | Selective etch for silicon films |
-
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-
2011
- 2011-07-27 US US13/191,571 patent/US20120052671A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101536174B1 (ko) * | 2014-02-11 | 2015-07-14 | 연세대학교 산학협력단 | 산소 확산을 억제할 수 있는 반도체 소자 제조 방법 |
Also Published As
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