KR20130066930A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20130066930A
KR20130066930A KR1020110133704A KR20110133704A KR20130066930A KR 20130066930 A KR20130066930 A KR 20130066930A KR 1020110133704 A KR1020110133704 A KR 1020110133704A KR 20110133704 A KR20110133704 A KR 20110133704A KR 20130066930 A KR20130066930 A KR 20130066930A
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Abstract

반도체 소자는 반도체 기판의 소자 분리 영역들에 형성된 소자 분리막들과, 소자 분리막들 사이의 반도체 기판 상에 형성되는 실리콘 패턴들과, 실리콘 패턴들 및 반도체 기판 사이에 형성된 절연막들, 및 실리콘 패턴들 사이의 반도체 기판에 형성된 접합 영역들을 포함하며, 실리콘 패턴들의 양측 상부 모서리가 비대칭으로 형성된다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 실리콘막을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 집적도를 높이기 위해서는 패턴 폭과 패턴들의 간격을 좁혀야 한다. 이러한 패턴 폭과 패턴들의 간격은 패터닝 공정 시 노광 장비의 해상도에 따라 결정되기 때문에, 노광 장비의 해상도보다 더 좁게 패턴의 폭이나 패턴들의 간격을 조절하기가 어렵다.
이러한 이유로, 노광 장비의 해상도가 높아지지 않으면 반도체 소자의 집적도를 높이기 어려워진다.
본 발명의 실시예는 노광 장비의 해상도보다 더 세밀한 폭을 갖는 패턴을 형성함과 동시에 더 세밀한 간격의 패턴들을 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 반도체 기판의 소자 분리 영역들에 형성된 소자 분리막들과, 소자 분리막들 사이의 반도체 기판 상에 형성되는 실리콘 패턴들과, 실리콘 패턴들 및 반도체 기판 사이에 형성된 절연막들, 및 실리콘 패턴들 사이의 반도체 기판에 형성된 접합 영역들을 포함하며, 실리콘 패턴들의 양측 상부 모서리가 비대칭으로 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 내에 상부가 돌출되는 제1 소자 분리막들을 형성하는 단계와, 반도체 기판의 표면에 절연막을 형성하는 단계와, 제1 소자 분리막들의 양측벽에 실리콘막들을 형성하는 단계와, 실리콘막들 사이의 절연막 및 반도체 기판을 식각하는 단계와, 반도체 기판이 식각된 부분과 실리콘막들 사이에 제2 소자 분리막들을 형성하는 단계와, 제2 소자 분리막을 포함한 전체 구조 상에 유전체막 및 도전막을 형성하는 단계, 및 도전막, 유전체막 및 실리콘막들을 식각하여 컨트롤 게이트 및 플로팅 게이트를 형성하는 단계를 포함한다.
본 발명의 실시예는 노광 장비의 해상도보다 더 세밀한 폭을 갖는 패턴을 형성함과 동시에 더 세밀한 간격의 패턴들을 형성함으로써, 소자의 집적도를 보다 더 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 1a 및 도 1b를 참조하면, NAND 플래시 메모리 소자의 경우 반도체 기판(101)은 셀 영역과 주변 회로 영역을 포함하고, 셀 영역의 소자 분리 영역에 소자 분리막들(109, 117)이 라인 형태로 평행하게 형성되고, 소자 분리막들(109, 117) 사이의 반도체 기판(101)이 활성 영역으로 정의된다. 소자 분리막들(109, 117)의 하부는 반도체 기판(101)에 형성된 트렌치 내에 형성되고, 상부는 반도체 기판(101)보다 높게 돌출된다. 소자 분리막들(109, 117)과 교차하는 방향으로 워드라인들(WL0~WLn)과 셀렉트 라인들(DSL, SSL)이 형성된다. 워드라인들(WL0~WLn)은 메모리 셀들의 컨트롤 게이트(CG)가 된다. 워드라인들(WL0~WLn)과 셀렉트 라인들(DSL, SSL)은 폴리실리콘층(121)과 실리사이드층(123)의 적층 구조로 형성될 수 있다. 워드라인들(WL0~WLn) 사이의 반도체 기판(101)과 셀렉트 라인들(DSL, SSL) 사이의 반도체 기판(101)에는 소스 또는 드레인으로 사용하기 위한 접합 영역(JC)이 형성된다.
드레인 셀렉트 라인들(DSL) 사이의 접합 영역(JC)에는 드레인 콘택 플러그(DCP)가 형성되고, 소스 셀렉트 라인들(SSL) 사이에는 접합 영역들(JC)과 연결되는 라인 형태의 소스 콘택 플러그(SCP)가 형성될 수 있다.
한편, 라인들(WL0~WLn, DSL, SSL)과 반도체 기판(101)의 활성 영역 사이에는 절연막(111)과 실리콘막(113a, 113b)이 적층된다. 절연막(111)은 터널 절연막으로 사용되며, 산화막으로 형성되거나 산화막/질화막/산화막의 적층 구조로 형성될 수 있다. 특히, 절연막(111)은 전도성 도트를 포함하는 산화막으로 형성될 수 있으며, Ru, Si, Ti 및 Pt 중 어느 하나의 전도성 도트를 포함할 수 있다. 한편, 절연막(111)이 산화막/질화막/산화막의 적층 구조로 형성되는 경우, 질화막은 전자를 트랩하지 않고 전자가 터널링될 수 있을 정도의 얇은 두께로 형성된다.
플로팅 게이트(FG)로 사용되는 실리콘막(113a, 113b)은 카본 불순물을 포함할 수 있으며, 비정질 실리콘으로 형성될 수 있다. 실리콘막(113a 또는 113b)에는 이온주입 공정을 통해 n타입 불순물이나 p타입 불순물이 주입될 수 있다. 실리콘막(113a, 113b) 상부의 양측 모서리는 비대칭으로 형성된다. 구체적으로, 실리콘막(113a)은 하부보다 상부의 폭이 좁으며, 상부 측벽의 한쪽 경사각은 수직에 가깝고 다른쪽 경사각은 수직보다 완만하다. 그리고, 한쌍의 실리콘막들(113a, 113b)은 서로 대칭된다.
상기에서 설명한 실리콘막들(113a, 113b)의 구조에 의해, 소자 분리막(109)과 교차하는 방향으로 배열된 제1 내지 제3 실리콘 패턴들 중 제1 및 제2 실리콘 패턴들(113a, 113b)의 상부 간격(A1)이 제2 및 제3 실리콘 패턴들(113b, 113a)이 상부 간격(A2)보다 넓다.
또한, 소자 분리막(109)과 교차하는 방향으로 배열된 제1 내지 제3 실리콘 패턴들 중 제2 및 제3 실리콘 패턴들(113b, 113a)의 상부 간격(A1)이 하부 간격(A3)보다 넓고, 제1 및 제2 실리콘 패턴들(113a, 113b)의 상부 간격(A2)과 하부 간격(A4)이 동일하다.
한편, 컨트롤 게이트(CG)와 플로팅 게이트(FG) 사이에는 유전체막(119)이 형성된다. 유전체막(119)은 산화막/질화막/산화막의 적층 구조로 형성될 수 있으며, 상부나 하부에 산화막 또는 질화막이 더 형성될 수 있다. 유전체막(119)의 산화막이나 질화막 대신 유전상수가 더 높은 고유전 절연막이 사용될 수도 있다.
이하, 상기의 구조로 이루어진 반도체 소자의 제조 방법을 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(101) 상에 소자 분리 영역을 노출시키는 하드 마스크 패턴(HM)을 형성한다. 하드 마스크 패턴(HM)은 산화막 및 질화막의 적층 구조로 형성될 수 있다. 셀 영역에서 하드 마스크 패턴(HM)은 소자 분리 영역을 라인 형태로 평행하게 노출시킨다.
보다 구체적으로 설명하면, 반도체 기판(101) 상에 산화막(103) 및 질화막(105)을 순차적으로 형성한다. 이어서, 질화막(105) 상에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 라인 형태로 평행하게 정의되는 소자 분리 영역들 중 짝수번째 또는 홀수번째 소자 분리 영역들을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이때, 포토레지스트 패턴은 노광 공정이 실시되는 노광 장비의 해상도에 의해 정의될 수 있는 최소한의 간격으로 짝수번째 또는 홀수번째 소자 분리 영역들을 노출시킨다. 이어서, 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정으로 질화막(105) 및 산화막(103)을 순차적으로 식각하여 하드 마스크 패턴(HM)을 형성한다. 포토레지스트 패턴을 제거한 후, 하드 마스크 패턴(HM)을 식각 마스크로 사용하는 식각 공정으로 반도체 기판(101)을 식각하여 트렌치(107)를 형성한다.
상기에서, 하드 마스크 패턴(HM)의 두께가 후속 공정에서 플로팅 게이트용 실리콘막의 높이를 결정하게 되고 플로팅 게이트와 컨트롤 게이트의 커플링 비를 결정하게 되므로, 이들을 고려하여 하드 마스크 패턴(HM)의 두께를 제어하는 것이 바람직하다.
도 2b를 참조하면, 트렌치(107)가 채워지도록 전체 구조 상에 절연막을 형성한 후 하드 마스크 패턴(HM) 상부의 절연막을 제거하여 트렌치(107)가 형성된 영역에 제1 소자 분리막들(109)을 형성한다. 절연막을 형성하기 전에 산화 공정을 실시하여 트렌치의 내벽에 산화막(미도시)을 형성할 수도 있다. 이후, 하드 마스크 패턴은 제거된다. 이로써, 제1 소자 분리막들(109)의 상부가 하드 마스크 패턴의 두께만큼 반도체 기판(101)보다 높게 돌출된다.
도 2c를 참조하면, 제1 소자 분리막들(109) 사이의 반도체 기판(101)에 절연막(111)을 형성한다. 플래시 메모리 소자의 경우 절연막(111)은 터널 절연막으로 사용하기 위하여 형성된다. 절연막(111)은 산화 공정으로 형성할 수 있다.
또한, 절연막은 산화막/질화막/산화막의 적층 구조로 형성할 수도 있다. 이때, 질화막은 전자를 트랩하지 못하는 정도의 두께로 형성되는 것이 바람직하다. 이 경우, 산화막을 형성하고 산화막을 질화시켜 질화막을 형성하고 다시 산화막을 형성하는 방식으로 절연막(111)을 형성할 수 있다. 또 다른 예로써, 절연막(111) 내에 전도성 도트가 포함되도록 절연막(111)을 형성하는 과정에서 Ru, Si, Ti 및 Pt 중 어느 하나의 물질을 공급할 수도 있다.
이어서, 제1 소자 분리막(109)의 돌출부와 절연막(111) 상부에 실리콘층(113)을 형성한다. 실리콘층(113)은 제1 소자 분리막(109)의 돌출부에 의한 단차가 유지될 수 있을 정도의 두께로 형성된다. 특히, 실리콘층(113)의 두께(특히, 제1 소자 분리막의 돌출부의 측벽에 형성되는 실리콘층의 두께)에 따라 플로팅 게이트의 폭이 결정되고 제1 소자 분리막들(109) 사이에 추가로 형성될 소자 분리막들의 폭이 결정되므로 이를 고려하여 실리콘층(113)의 두께를 제어한다.
한편, 후속 공정에서 반도체 기판(111)을 식각할 때 실리콘층(113)이 식각되는 것을 방지하기 위하여 실리콘층(113)에 카본이 포함되도록 실리콘층(113)을 형성하는 동안 카본 불순물을 포함시키는 것이 바람직하다.
도 2d를 참조하면, 실리콘층이 제1 소자 분리막들(109)의 돌출부의 양측벽에만 잔류되도록 실리콘층을 식각한다. 이때, 실리콘층은 전면 식각 공정에 의해 식각되고, 제1 소자 분리막들(109)의 돌출부의 양측벽에 스페이서 형태로 잔류된다. 이로써, 제1 소자 분리막들(109)의 돌출부의 양측벽에는 실리콘막들(113a, 113b)이 형성된다. 실리콘막들(113a, 113b)은 후속 공정에서 추가로 식각되어 실리콘 패턴들이 된다. 실리콘막(113a, 113b)은 비정질 실리콘으로 형성될 수 있으며, 실리콘막들(113a, 113b)을 형성한 후에는 이온주입 공정을 통해 n타입 불순물이나 p타입 불순물이 실리콘막들(113a, 113b)로 주입될 수 있다.
상기의 공정에 의해 실리콘막들(113a, 113b)이 형성됨에 따라, 각각의 실리콘막들(113a, 113b)의 상부의 양측 모서리는 비대칭으로 형성된다. 구체적으로, 실리콘막(113a)은 하부보다 상부의 폭이 좁으며, 상부 측벽의 한쪽 경사각은 수직에 가깝고 다른 쪽 경사각은 수직보다 완만하다. 그리고, 한쌍의 실리콘막들(113a, 113b)은 서로 대칭된다.
또한, 도 1b에서 설명한 바와 같이, 제1 소자 분리막(109)과 교차하는 방향으로 배열된 제1 내지 제3 실리콘막들 중 제1 및 제2 실리콘막들(113a, 113b)의 상부 간격(A1)이 제2 및 제3 실리콘막들(113b, 113a)이 상부 간격(A2)보다 넓다. 여기서, 제2 및 제3 실리콘막들(113b, 113a)이 상부 간격은 제1 소자 분리막(109)의 폭에 대응한다. 또한, 제1 소자 분리막(109)과 교차하는 방향으로 배열된 제1 내지 제3 실리콘 패턴들 중 제2 및 제3 실리콘막들(113b, 113a)의 상부 간격(A1)이 하부 간격(A3)보다 넓고, 제1 및 제2 실리콘막들(113a, 113b)의 상부 간격(A2)과 하부 간격(A4)이 동일하다. 제1 및 제2 실리콘막들(113a, 113b)의 상부 간격(A2)과 하부 간격(A4)은 제1 소자 분리막(109)의 폭에 대응한다.
도 2e를 참조하면, 실리콘막들(113a, 113b)을 식각 마스크로 사용하는 식각 공정으로 실리콘막들(113a, 113b) 사이의 절연막(111) 및 반도체 기판(101)을 식각하여 트렌치들(115)을 형성한다. 실리콘막들(113a, 113b)은 카본 불순물을 포함하고 있기 때문에 반도체 기판(101) 식각 시 실리콘막들(113a, 113b)은 거의 식각되지 않는다. 실리콘막들(113a, 113b)이 식각되는 것을 보다 더 방지하기 위하여, 실리콘막들(113a, 113b)이 비정질 실리콘 상태가 되도록 어닐링 공정을 실시한 후 반도체 기판(101)을 식각할 수도 있다.
도 2f를 참조하면, 트렌치(115)가 채워지도록 전체 구조 상에 절연막을 형성한 후 실리콘막들(113a, 113b)이 노출될때까지 화학적 기계적 연마 공정과 같은 평탄화 공정을 실시하여 트렌치(115)가 형성된 영역에 제2 소자 분리막들(117)을 형성한다. 절연막을 형성하기 전에 산화 공정을 실시하여 트렌치의 내벽에 산화막(미도시)을 형성할 수도 있다. 제2 소자 분리막들(117)의 상부가 실리콘막들(113a, 113b)의 높이만큼 반도체 기판(101)보다 높게 돌출된다. 이로써, 각각의 제2 소자 분리막들(117)이 제1 소자 분리막들(109) 사이에 자동 정렬된다.
또한, 소자 분리막들(109, 117)의 간격은 한번의 노광 및 현상 공정만으로 노광 장비의 해상도에 의해 정의될 수 있는 최소한의 간격보다 더 좁게 제어될 수 있다. 뿐만 아니라, 실리콘막들(113a, 113b)의 폭은 도 2c에서 형성되는 실리콘층(113)의 증착 두께로 제어가 가능하므로 노광 장비의 해상 능력과 상관없이 제어될 수 있다. 특히, 소자 분리막들(109, 117) 사이에 정의되는 활성 영역의 폭은 실리콘막들(113a, 113b)의 폭에 의해 결정되므로, 활성 영역의 폭도 노광 공정의 해상 능력과 상관없이 제어될 수 있다. 따라서, 노광 장비의 해상 능력보다 더 좁은 폭과 간격으로 소자 분리막들(109, 117)과 실리콘막들(113a, 113b)을 형성할 수 있다.
도 2g를 참조하면, 실리콘막들(113a, 113b)의 상부 측벽이 노출되도록 소자 분리막들(109, 117)의 상부를 식각한다. 이때, 절연막(111)의 가장자리가 노출되지 않도록 소자 분리막들(109, 117)의 상부가 식각되는 두께를 조절하는 것이 바람직하다.
도 2h를 참조하면, 소자 분리막들(109, 117)과 교차하는 방향으로 컨트롤 게이트(CG)를 형성한다. 구체적으로 설명하면, 전체 구조 상에 유전체막(119), 폴리실리콘층(121) 및 도전층(123)을 형성한 후 소자 분리막들(109, 117)과 교차하는 방향의 라인 형태로 평행하게 폴리실리콘층(121) 및 도전층(123)이 잔류하도록 도전층(123), 폴리실리콘층(121) 및 유전체막(119)을 식각한다. 상기에서, 유전체막(119)은 산화막/질화막/산화막의 적층 구조로 형성될 수 있으며, 상부나 하부에 산화막 또는 질화막이 더 형성될 수 있다. 유전체막(119)의 산화막이나 질화막 대신 유전상수가 더 높은 고유전 절연막이 형성될 수도 있다. 도전층(123)은 금속 실리사이드층이 될 수 있다.
이로써, 컨트롤 게이트(CG)가 폴리실리콘층(121) 및 도전층(123)의 적층 구조로 형성된다. 이후, 컨트롤 게이트(CG) 사이에 노출된 실리콘막들(113a, 113b)이 제거됨에 따라 컨트롤 게이트(CG) 하부에만 실리콘 패턴들(113a, 113b)이 잔류되고 실리콘 패턴들(113a, 113b)은 플로팅 게이트(FG)가 된다.
상기에서 설명한 공정이 완료됨에 따라, 워드라인들(WL0~WLn), 드레인 셀렉트 라인들(DSL), 및 소스 셀렉트 라인들(SSL)이 형성된다.
이후, 라인들(DSL, SSL, WL0~WLn) 사이의 반도체 기판(101)에 접합 영역들(JC)을 형성한다. 계속해서, 층간 절연막(미도시)을 형성하고 층간 절연막 내부에 콘택홀들(미도시)을 형성한 후 콘택홀들 내부에 드레인 콘택 플러그들(DCP)과 소스 콘택 플러그(SCP)를 형성한다. 드레인 콘택 플러그들(DCP)은 드레인 셀렉트 라인들(DSL) 사이의 접합 영역들(JC) 상에 형성되고, 소스 콘택 플러그(SCP)는 소스 셀렉트 라인들(SSL) 사이에 라인 형태로 형성될 수 있다.
도 3a 내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(101)의 소자 분리 영역에 상부가 기판(101)보다 높게 돌출되는 소자 분리막들(109)을 형성한다. 이로써, 소자 분리막들(109)은 목표 간격보다 2배 넓은 간격으로 형성된다. 즉, 형성하고자 하는 소자 분리막들 중 짝수 번째 또는 홀수 번째 소자 분리막들만 형성된다. 그리고, 소자 분리막들(109)은 라인 형태로 평행하게 형성될 수 있다.
도 3b를 참조하면, 돌출된 소자 분리막들(109)의 측벽에 하드 마스크 스페이서(HM2)를 형성한다. 소자 분리막들(109)의 측벽에 형성되는 하드 마스크 스페이서(HM2)의 두께에 따라, 하드 마스크 스페이서들(HM2) 사이에서 반도체 기판(101)의 노출되는 영역이 결정된다. 반도체 기판(101)의 노출되는 영역은 또 다른 소자 분리 영역이 된다. 따라서, 소자 분리막들(109)의 측벽에 형성되는 하드 마스크 스페이서(HM2)의 두께에 따라, 또 다른 소자 분리 영역의 폭이 결정된다. 또한, 하드 마스크 스페이서(HM2)가 형성되는 영역이 활성 영역으로 정의되므로, 하드 마스크 스페이서(HM2)의 두께에 따라 활성 영역의 폭이 결정된다. 이는 도 2d에서 실리콘막(113a, 113b)의 두께에 따라 트렌치(115)가 형성될 소자 분리 영역의 폭과 활성 영역의 폭이 결정되는 것과 동일하다.
하드 마스크 스페이서(HM2)는 산화막(125a) 및 질화막(125b)의 적층 구조로 형성될 수 있다.
도 3c를 참조하면, 하드 마스크 스페이서(HM2)를 식각 마스크로 사용하는 식각 공정으로 하드 마스크 스페이서들(HM2) 사이의 반도체 기판(101)을 식각하여 트렌치들(115)을 형성한다.
도 3d를 참조하면, 트렌치(115)가 채워지도록 전체 구조 상에 절연막을 형성한 후 하드 마스크 스페이서(HM2)가 노출될때까지 화학적 기계적 연마 공정과 같은 평탄화 공정을 실시하여 트렌치(115)가 형성된 영역에 제2 소자 분리막들(117)을 형성한다. 절연막을 형성하기 전에 산화 공정을 실시하여 트렌치의 내벽에 산화막(미도시)을 형성할 수도 있다. 제2 소자 분리막들(117)의 상부가 하드 마스크 스페이서(HM2)의 높이만큼 반도체 기판(101)보다 높게 돌출된다. 이로써, 각각의 제2 소자 분리막들(117)이 제1 소자 분리막들(109) 사이에 자동 정렬된다.
또한, 도 2f에서와 마찬가지로, 소자 분리막들(109, 117)의 간격은 한번의 노광 및 현상 공정만으로 노광 장비의 해상도에 의해 정의될 수 있는 최소한의 간격보다 더 좁게 제어될 수 있다.
도 3e를 참조하면, 하드 마스크 스페이서들(HM2)의 상부 측벽이 노출되도록 소자 분리막들(109, 117)의 상부를 식각한다. 이때, 절연막(111)의 가장자리가 노출되지 않도록 소자 분리막들(109, 117)의 상부가 식각되는 두께를 조절하는 것이 바람직하다. 한편, 소자 분리막들(109, 117)의 잔류되는 폭들(C1, C2)이 동일해지도록 소자 분리막들(109, 117)의 상부의 식각량을 조절하는 것이 바람직하다.
도 3f를 참조하면, 하드 마스크 스페이서들(HM2)을 제거한다. 이어서, 소자 분리막들(109, 117) 사이의 반도체 기판(101) 상에 절연막(127) 및 실리콘막(129)을 형성한다. 여기서, 절연막(127)은 터널 절연막으로 사용하기 위해 형성되며, 실리콘막(129)은 플로팅 게이트로 사용하기 위해 형성된다.
구체적으로, 소자 분리막들(109, 117) 사이의 반도체 기판(101)을 산화시켜 절연막(127)을 형성한다. 이어서, 소자 분리막들(109, 117)의 돌출부들 사이의 공간이 채워지도록 전체 구조 상에 실리콘막을 형성한 후 소자 분리막들(109, 117)의 상부 표면이 노출될 때까지 연마 공정을 실시한다. 이로써, 소자 분리막들(109, 117) 사이의 반도체 기판(101) 상에 절연막(127) 및 실리콘막(129)이 적층된 형태로 형성된다. 실리콘막(129)은 N타입 또는 P타입 불순물을 포함할 수 있으며, 단결정 상태나 다결정 상태로 형성될 수 있다.
이로써, 실리콘막들(129)이 소자 분리막들(109, 117) 사이의 반도체 기판(101)(즉, 활성 영역) 상에 자동 정렬된다. 그리고, 실리콘막들(129)의 간격은 노광 장비의 해상도에 의해 정의될 수 있는 최소한의 간격보다 더 좁게 제어될 수 있다.
도 3g를 참조하면, 실리콘막들(129)의 상부 측벽이 노출되도록 소자 분리막들(109, 117)의 상부를 추가로 식각한다. 이때, 절연막(111)의 가장자리가 노출되지 않도록 소자 분리막들(109, 117)의 상부가 식각되는 두께를 조절하는 것이 바람직하다.
도 3h를 참조하면, 소자 분리막들(109, 117)과 교차하는 방향으로 컨트롤 게이트(CG)를 형성한다. 구체적으로 설명하면, 전체 구조 상에 유전체막(119), 폴리실리콘층(121), 도전층(123) 및 하드 마스크막(131)을 형성한 후 소자 분리막들(109, 117)과 교차하는 방향의 라인 형태로 평행하게 폴리실리콘층(121) 및 도전층(123)이 잔류하도록 하드 마스크막(131), 도전층(123), 폴리실리콘층(121) 및 유전체막(119)을 식각한다. 상기에서, 유전체막(119)은 산화막/질화막/산화막의 적층 구조로 형성될 수 있으며, 상부나 하부에 산화막 또는 질화막이 더 형성될 수 있다. 유전체막(119)의 산화막이나 질화막 대신 유전상수가 더 높은 고유전 절연막이 형성될 수도 있다. 도전층(123)은 금속 실리사이드층이 될 수 있다.
이로써, 컨트롤 게이트(CG)가 폴리실리콘층(121) 및 도전층(123)의 적층 구조로 형성된다. 이후, 컨트롤 게이트(CG) 사이에 노출된 실리콘막들(129)이 제거됨에 따라 컨트롤 게이트(CG) 하부에만 실리콘 패턴들(129)이 잔류되고 실리콘 패턴들(129)은 플로팅 게이트(FG)가 된다.
상기에서 설명한 공정이 완료됨에 따라, 워드라인들(WL0~WLn), 드레인 셀렉트 라인들(DSL), 및 소스 셀렉트 라인들(SSL)이 형성된다.
이후, 라인들(DSL, SSL, WL0~WLn) 사이의 반도체 기판(101)에 접합 영역들(JC)을 형성한다. 계속해서, 층간 절연막(미도시)을 형성하고 층간 절연막 내부에 콘택홀들(미도시)을 형성한 후 콘택홀들 내부에 드레인 콘택 플러그들(DCP)과 소스 콘택 플러그(SCP)를 형성한다. 드레인 콘택 플러그들(DCP)은 드레인 셀렉트 라인들(DSL) 사이의 접합 영역들(JC) 상에 형성되고, 소스 콘택 플러그(SCP)는 소스 셀렉트 라인들(SSL) 사이에 라인 형태로 형성될 수 있다.
101 : 반도체 기판 103, 125a, 127 : 산화막
105, 125b : 질화막 HM, HM2, 131 : 하드 마스크 패턴
107, 115 : 트렌치 109, 117 : 소자 분리막
111 : 터널 절연막 113, 113a, 113b, 129 : 실리콘막
119 : 유전체막 121 : 실리콘막
123 : 실리사이드막 FG : 플로팅 게이트
CG : 컨트롤 게이트 DSL : 드레인 셀렉트 라인
SSL : 소스 셀렉트 라인 WL0~WLn : 워드라인
DCP : 드레인 콘택 플러그 SCP : 소스 콘택 플러그
JC : 접합 영역, 소스/드레인

Claims (19)

  1. 반도체 기판의 소자 분리 영역들에 형성된 소자 분리막들;
    상기 소자 분리막들 사이의 상기 반도체 기판 상에 형성되는 실리콘 패턴들;
    상기 실리콘 패턴들 및 상기 반도체 기판 사이에 형성된 절연막들; 및
    상기 실리콘 패턴들 사이의 상기 반도체 기판에 형성된 접합 영역들을 포함하며,
    상기 실리콘 패턴들의 양측 상부 모서리가 비대칭으로 형성된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소자 분리막들은 라인 형태로 평행하게 배열되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 실리콘 패턴들 상에 형성된 유전체막들; 및
    상기 유전체막들 상에 형성된 도전막을 더 포함하며,
    상기 도전막들은 상기 소자 분리막들과 교차하는 방향으로 평행하게 배열되고, 상기 실리콘 패턴들은 상기 도전막들 하부에만 배치되는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 소자 분리막과 교차하는 방향으로 배열된 제1 내지 제3 실리콘 패턴들 중 상기 제1 및 제2 실리콘 패턴들의 상부 간격이 상기 제2 및 제3 실리콘 패턴들이 상부 간격보다 넓은 반도체 소자.
  5. 제 1 항에 있어서,
    상기 소자 분리막과 교차하는 방향으로 배열된 제1 내지 제3 실리콘 패턴들 중 상기 제1 및 제2 실리콘 패턴들의 상부 간격과 하부 간격이 동일하고, 상기 제2 및 제3 실리콘 패턴들의 상부 간격이 하부 간격보다 넓은 반도체 소자.
  6. 제 1 항에 있어서,
    상기 절연막이 산화막/질화막/산화막의 적층 구조로 이루어지는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 절연막의 내부에 전도성 도트가 포함되는 반도체 소자.

  8. 제 7 항에 있어서,
    상기 전도성 도트는 Ru, Si, Ti 및 Pt 중 어느 하나를 포함하는 반도체 소자.
  9. 반도체 기판 내에 상부가 돌출되는 제1 소자 분리막들을 형성하는 단계;
    상기 반도체 기판의 표면에 절연막을 형성하는 단계;
    상기 제1 소자 분리막들의 양측벽에 실리콘막들을 형성하는 단계;
    상기 실리콘막들 사이의 상기 절연막 및 상기 반도체 기판을 식각하는 단계;
    상기 반도체 기판이 식각된 부분과 상기 실리콘막들 사이에 제2 소자 분리막들을 형성하는 단계;
    상기 제2 소자 분리막을 포함한 전체 구조 상에 유전체막 및 도전막을 형성하는 단계; 및
    상기 도전막, 상기 유전체막 및 상기 실리콘막들을 식각하여 컨트롤 게이트 및 플로팅 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연막은 산화막/질화막/산화막의 적층 구조로 형성되는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 절연막은 Ru, Si, Ti 및 Pt 중 어느 하나의 전도성 도트가 포함되도록 형성되는 반도체 소자의 제조 방법.
  12. 제 9 항에 있어서, 상기 실리콘막들을 형성하는 단계는,
    상기 제1 소자 분리막들의 돌출된 상부를 포함한 상기 반도체 기판 상에 실리콘층을 형성하는 단계; 및
    상기 실리콘층을 상기 제1 소자 분리막들의 돌출된 상부 측벽에만 잔류시키기 위하여 전면 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제 9 항에 있어서,
    상기 실리콘막들은 카본 불순물이 포함된 폴리실리콘막으로 형성되는 반도체 소자의 제조 방법.
  14. 제 9 항 또는 제 13 항에 있어서,
    상기 실리콘막을 폴리실리콘에서 비정질 실리콘으로 형성하기 위하여 어닐링 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 제 9 항에 있어서,
    상기 제2 소자 분리막들을 형성한 후, 상기 실리콘막들의 상부 측벽이 노출되도록 상기 제1 및 제2 소자 분리막들의 상부를 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  16. 반도체 기판보다 높게 돌출되는 돌출부를 갖는 제1 소자 분리막들을 상기 반도체 기판에 형성하는 단계;
    상기 제1 소자 분리막들의 돌출부들의 양측벽에 하드 마스크 스페이서들을 형성하는 단계;
    상기 하드 마스크 스페이서들 사이의 상기 반도체 기판에 상기 반도체 기판보다 높게 돌출되는 돌출부를 갖는 제2 소자 분리막들을 형성하는 단계;
    상기 하드 마스크 스페이서들을 제거하는 단계;
    상기 제1 및 제2 소자 분리막들의 돌출부들 사이의 상기 반도체 기판 상에 절연막 및 실리콘막을 형성하는 단계;
    상기 제1 및 제2 소자 분리막들과 교차하는 방향으로 상기 제1 및 제2 소자 분리막들 및 상기 실리콘막의 상부에 컨트롤 게이트들을 형성하는 단계; 및
    상기 컨트롤 게이트들 사이에 노출된 상기 실리콘막을 제거하여 상기 컨트롤 게이트들 하부에 잔류하는 상기 실리콘막으로 플로팅 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서, 상기 하드 마스크 스페이서들을 제거하기 전에,
    상기 제1 및 제2 소자 분리막들의 상부를 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  18. 제 16 항에 있어서, 상기 컨트롤 게이트들을 형성하기 전에,
    상기 제1 및 제2 소자 분리막들의 상부를 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  19. 제 16 항에 있어서, 상기 컨트롤 게이트들을 형성하는 단계는,
    상기 실리콘막을 포함한 전체 구조 상에 유전체막 및 도전막을 형성하는 단계; 및
    상기 제1 및 제2 소자 분리막들과 교차하는 방향으로 상기 도전막 및 상기 유전체막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.
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