KR20130066935A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20130066935A
KR20130066935A KR1020110133716A KR20110133716A KR20130066935A KR 20130066935 A KR20130066935 A KR 20130066935A KR 1020110133716 A KR1020110133716 A KR 1020110133716A KR 20110133716 A KR20110133716 A KR 20110133716A KR 20130066935 A KR20130066935 A KR 20130066935A
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안정열
이윤경
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에스케이하이닉스 주식회사
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Abstract

반도체 소자는 반도체 기판에 형성된 제1 깊이의 제1 트렌치들과, 제1 트렌치들 사이의 반도체 기판에 제1 깊이과 다른 제2 깊이의 제2 트렌치들과, 제1 트렌치들 및 제2 트렌치들 상에 각각 형성되며, 상부가 반도체 기판보다 높게 돌출된 돌출부를 갖는 소자 분리막들, 및 소자 분리막들 사이의 반도체 기판 상에 형성되는 메모리 셀들을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 소자 분리 영역을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자의 집적도를 높이기 위해서는 패턴 폭과 패턴들의 간격을 좁혀야 한다. 이러한 패턴 폭과 패턴들의 간격은 패터닝 공정 시 노광 장비의 해상도에 따라 결정되기 때문에, 노광 장비의 해상도보다 더 좁게 패턴의 폭이나 패턴들의 간격을 조절하기가 어렵다.
이러한 이유로, 노광 장비의 해상도가 높아지지 않으면 반도체 소자의 집적도를 높이기 어려워진다.
본 발명의 실시예는 노광 장비의 해상도보다 더 세밀한 폭을 갖는 패턴을 형성함과 동시에 패턴들을 더 세밀한 간격으로 형성할 수 있다.
본 발명의 실시예에 따른 반도체 소자는 반도체 소자는 반도체 기판에 형성된 제1 깊이의 제1 트렌치들과, 제1 트렌치들 사이의 반도체 기판에 제1 깊이와 다른 제2 깊이의 제2 트렌치들과, 제1 트렌치들 및 제2 트렌치들 상에 각각 형성되며, 상부가 반도체 기판보다 높게 돌출된 돌출부를 갖는 소자 분리막들, 및 소자 분리막들 사이의 반도체 기판 상에 형성되는 메모리 셀들을 포함한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 제1 깊이의 제1 트렌치들을 형성하는 단계와, 제1 트렌치들 사이의 반도체 기판을 식각하여 제1 깊이와 다른 제2 깊이의 제2 트렌치들을 형성하는 단계와, 제1 트렌치들 및 제2 트렌치들 상에 상부가 반도체 기판보다 높게 돌출된 돌출부를 갖는 소자 분리막들을 형성하는 단계, 및 소자 분리막들 사이의 반도체 기판 상에 메모리 셀들을 형성하는 단계를 포함한다.
본 발명의 실시예는 노광 장비의 해상도보다 더 세밀한 폭을 갖는 패턴을 형성함과 동시에 더 세밀한 간격의 패턴들을 형성함으로써, 소자의 집적도를 보다 더 향상시킬 수 있다.
또한, 홀수번째 소자 분리막과 짝수번째 소자 분리막의 깊이를 달리하여 소자 동작 시 간섭 현상을 최소화할 수 있다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 동작을 설명하기 위한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 소자 분리 영역을 노출시키는 하드 마스크 패턴(HM1)을 형성한다. 하드 마스크 패턴(HM1)은 산화막(103) 및 질화막(105)의 적층 구조로 형성될 수 있다. 셀 영역에서 하드 마스크 패턴(HM1)은 소자 분리 영역을 라인 형태로 평행하게 노출시킨다.
보다 구체적으로 설명하면, 반도체 기판(101) 상에 산화막(103) 및 질화막(105)을 순차적으로 형성한다. 이어서, 질화막(105) 상에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 라인 형태로 평행하게 정의되는 소자 분리 영역들 중 짝수번째 또는 홀수번째 소자 분리 영역들을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 이때, 포토레지스트 패턴은 노광 공정이 실시되는 노광 장비의 해상도에 의해 정의될 수 있는 최소한의 간격으로 짝수번째 또는 홀수번째 소자 분리 영역들을 노출시킨다. 이어서, 포토레지스트 패턴을 식각 마스크로 사용하는 식각 공정으로 질화막(105) 및 산화막(103)을 순차적으로 식각하여 하드 마스크 패턴(HM1)을 형성한다. 포토레지스트 패턴을 제거한 후, 하드 마스크 패턴(HM1)을 식각 마스크로 사용하는 식각 공정으로 반도체 기판(101)을 식각하여 트렌치(107)를 형성한다.
도 1b를 참조하면, 트렌치(107)가 채워지도록 전체 구조 상에 절연막을 형성한 후 하드 마스크 패턴(HM1) 상부의 절연막을 제거하여 트렌치(107)가 형성된 영역에 제1 소자 분리막들(109)을 형성한다. 절연막을 형성하기 전에 산화 공정을 실시하여 트렌치의 내벽에 산화막(미도시)을 형성할 수도 있다. 이후, 제1 하드 마스크 패턴은 제거된다. 이로써, 제1 소자 분리막들(109)의 상부(109b)는 제1 하드 마스크 패턴의 두께만큼 반도체 기판(101)보다 높게 돌출되고, 하부(109a)는 트렌치(107)의 깊이만큼 기판(101) 내에 위치한다.
도 1c를 참조하면, 소자 분리막들(109)의 돌출된 상부의 측벽에 하드 마스크 스페이서(HM2)를 형성하기 위한 공정이 진행된다.
먼저, 소자 분리막들(109)의 돌출된 상부의 측벽을 포함한 전체 구조 상에 산화막(111) 및 질화막(113)을 순차적으로 형성한다. 여기서, 산화막(111)과 질화막(113)의 전체 두께는 소자 분리막들(109)의 돌출된 상부에 의한 단차가 유지될 수 있을 정도의 두께로 설정되는 것이 바람직하다.
도 1d를 참조하면, 전면 식각 공정을 실시하여 산화막(111)과 질화막(113)을 소자 분리막들(109)의 돌출된 상부의 측벽에만 잔류시킨다. 이로써, 소자 분리막들(109)의 돌출된 상부의 측벽에는 하드 마스크 스페이서(HM2)가 형성된다.
소자 분리막들(109)의 측벽에 형성되는 하드 마스크 스페이서(HM2)의 두께에 따라, 하드 마스크 스페이서들(HM2) 사이에서 반도체 기판(101)의 노출되는 영역의 폭이 결정된다. 반도체 기판(101)이 노출되는 영역은 또 다른 소자 분리 영역이 된다. 따라서, 소자 분리막들(109)의 측벽에 형성되는 하드 마스크 스페이서(HM2)의 두께에 따라, 또 다른 소자 분리 영역의 폭이 결정된다. 또한, 하드 마스크 스페이서(HM2)가 형성되는 영역이 활성 영역으로 정의되므로, 하드 마스크 스페이서(HM2)의 두께에 따라 활성 영역의 폭이 결정된다.
도 1e를 참조하면, 하드 마스크 스페이서(HM2)를 식각 마스크로 사용하는 식각 공정으로 하드 마스크 스페이서들(HM2) 사이의 반도체 기판(101)을 식각하여 트렌치들(115)을 형성한다. 이때, 트렌치들(115)은 도 1a에서 형성된 트렌치들(107)과 다른 깊이로 형성된다. 예로서, 트렌치들(115)은 도 1a의 트렌치들(107)보다 얕은 깊이로 형성될 수 있으며, 이로써, 트렌치들(115)과 트렌치들(107)은 깊이 차이(HD)가 발생된다. 이렇게 트렌치들(115)을 트렌치들(107)과 서로 다른 깊이로 형성하는 이유는 후술하기로 한다.
도 1f를 참조하면, 트렌치(115)가 채워지도록 전체 구조 상에 절연막을 형성한 후 하드 마스크 스페이서(HM2)가 노출될때까지 화학적 기계적 연마 공정과 같은 평탄화 공정을 실시하여 트렌치(115)가 형성된 영역에 제2 소자 분리막들(117)을 형성한다. 절연막을 형성하기 전에 산화 공정을 실시하여 트렌치의 내벽에 산화막(미도시)을 형성할 수도 있다. 제2 소자 분리막들(117)의 상부가 하드 마스크 스페이서(HM2)의 높이만큼 반도체 기판(101)보다 높게 돌출된다. 이로써, 각각의 제2 소자 분리막들(117)이 제1 소자 분리막들(109) 사이에 자동 정렬된다.
상기의 공정들을 통해, 소자 분리막들(109, 117)의 간격은 한번의 노광 및 현상 공정만으로 노광 장비의 해상도에 의해 정의될 수 있는 최소한의 간격보다 더 좁게 제어될 수 있다.
도 1g를 참조하면, 하드 마스크 스페이서들(HM2)의 상부 측벽이 노출되도록 소자 분리막들(109, 117)의 상부를 식각한다. 이때, 절연막(111)의 가장자리가 노출되지 않도록 소자 분리막들(109, 117)의 상부가 식각되는 두께를 조절하는 것이 바람직하다. 한편, 소자 분리막들(109, 117)의 잔류되는 폭들(C1, C2)이 동일해지도록 소자 분리막들(109, 117)의 상부의 식각량을 조절하는 것이 바람직하다.
도 1h를 참조하면, 하드 마스크 스페이서들(HM2)을 제거한다. 이어서, 소자 분리막들(109, 117) 사이의 반도체 기판(101) 상에 절연막(119) 및 실리콘막(121)을 형성한다. 여기서, 절연막(119)은 터널 절연막으로 사용하기 위해 형성되며, 실리콘막(121)은 전하 저장막 또는 플로팅 게이트로 사용하기 위해 형성된다.
구체적으로, 소자 분리막들(109, 117) 사이의 반도체 기판(101)을 산화시켜 터널 절연막(119)을 형성한다. 이때, 터널 절연막(119) 내에 루테늄(Ru), 실리콘(Si), 티타늄(Ti) 또는 백금(Pt)과 같은 전도성 도트(dot)가 포함되도록 터널 절연막(119)을 형성할 수 있다. 전도성 도트를 포함하는 막의 형성 방법은 이미 공지된 기술이므로 구체적인 설명은 생략하기로 한다. 이어서, 소자 분리막들(109, 117)의 돌출부들 사이의 공간이 채워지도록 전체 구조 상에 실리콘막을 형성한 후 소자 분리막들(109, 117)의 상부 표면이 노출될 때까지 연마 공정을 실시한다. 이로써, 소자 분리막들(109, 117) 사이의 반도체 기판(101) 상에 절연막(119) 및 실리콘막(121)이 적층된 형태로 형성된다. 실리콘막(121)은 N타입 또는 P타입 불순물을 포함할 수 있으며, 단결정 상태나 다결정 상태로 형성될 수 있다.
이로써, 실리콘막들(121)이 소자 분리막들(109, 117) 사이의 반도체 기판(101)(즉, 활성 영역) 상에 자동 정렬된다. 그리고, 실리콘막들(121)의 간격은 노광 장비의 해상도에 의해 정의될 수 있는 최소한의 간격보다 더 좁게 제어될 수 있다.
도 1i를 참조하면, 실리콘막들(121)의 상부 측벽이 노출되도록 소자 분리막들(109, 117)의 상부를 추가로 식각한다. 이때, 절연막(111)의 가장자리가 노출되지 않도록 소자 분리막들(109, 117)의 상부가 식각되는 두께를 조절하는 것이 바람직하다.
도 1j를 참조하면, 소자 분리막들(109, 117)과 교차하는 방향으로 컨트롤 게이트(CG)를 형성한다. 구체적으로 설명하면, 전체 구조 상에 유전체막(123), 폴리실리콘층(125), 도전층(127) 및 하드 마스크막(129)을 형성한 후 소자 분리막들(109, 117)과 교차하는 방향의 라인 형태로 평행하게 폴리실리콘층(125) 및 도전층(127)이 잔류하도록 하드 마스크막(129), 도전층(127), 폴리실리콘층(125) 및 유전체막(123)을 식각한다. 상기에서, 유전체막(123)은 산화막/질화막/산화막의 적층 구조로 형성될 수 있으며, 상부나 하부에 산화막 또는 질화막이 더 형성될 수 있다. 유전체막(123)의 산화막이나 질화막 대신 유전상수가 더 높은 고유전 절연막이 형성될 수도 있다. 도전층(127)은 금속 실리사이드층이 될 수 있다.
이로써, 컨트롤 게이트(CG)가 폴리실리콘층(125) 및 도전층(127)의 적층 구조로 형성된다. 이후, 컨트롤 게이트(CG) 사이에 노출된 실리콘막들(121)이 제거됨에 따라 컨트롤 게이트(CG) 하부에만 실리콘 패턴들(121)이 잔류되고 실리콘 패턴들(119)은 전하 저장막 또는 플로팅 게이트(FG)가 된다.
상기에서 설명한 공정이 완료됨에 따라, 워드라인들(WL0~WLn), 드레인 셀렉트 라인들(DSL), 및 소스 셀렉트 라인들(SSL)이 형성된다. 또한, 서로 다른 깊이로 형성된 소자 분리막들(109, 117) 사이의 반도체 기판(101) 상에는 터널 절연막(119), 플로팅 게이트(121), 유전체막(123) 및 컨트롤 게이트(CG)가 적층되며, 적층된 막들(119, 121, 123, CG)은 메모리 셀을 형성한다. 즉, 서로 다른 깊이로 형성된 한쌍의 소자 분리막들(109, 117) 사이의 반도체 기판(101) 상에 메모리 셀들이 형성된다.
보다 구체적으로, 반도체 기판(101)에 제1 깊이의 제1 트렌치들(107)이 형성되고, 제1 트렌치들(107) 사이의 반도체 기판(101)에 제1 깊이보다 얕은 제2 깊이의 제2 트렌치들(115)이 형성된다. 제1 트렌치들(107) 및 제2 트렌치들(115) 상에 반도체 기판(101)보다 높게 돌출된 돌출부를 갖는 소자 분리막들(109, 117)이 각각 형성된다. 그리고, 소자 분리막들(109, 117) 및 반도체 기판(101) 상에 소자 분리막들(109, 117)과 교차하는 방향으로 셀 게이트들(WL0~WLn)이 형성된다.
이후, 게이트 라인들(DSL, SSL, WL0~WLn) 사이의 반도체 기판(101)에 접합 영역들(JC)을 형성한다. 계속해서, 층간 절연막(미도시)을 형성하고 층간 절연막 내부에 콘택홀들(미도시)을 형성한 후 콘택홀들 내부에 드레인 콘택 플러그들(DCP)과 소스 콘택 플러그(SCP)를 형성한다. 드레인 콘택 플러그들(DCP)은 드레인 셀렉트 라인들(DSL) 사이의 접합 영역들(JC) 상에 형성되고, 소스 콘택 플러그(SCP)는 소스 셀렉트 라인들(SSL) 사이에 라인 형태로 형성될 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 동작을 설명하기 위한 단면도이다.
도 2를 참조하면, 소자 분리막들 사이의 반도체 기판 상에 형성된 하나의 메모리 셀을 기준으로 일측 방향의 소자 분리막보다 타측 방향의 소자 분리막이 더 깊게 형성된다. 따라서, 더 깊게 형성된 소자 분리막의 양측에 위치하는 메모리 셀들 사이에서 소자 분리막의 하부를 경유하여 메모리 셀들 사이에 발생되는 누설 전류의 양을 감소시킬 수 있다.
또한, 일반적으로 이븐 페이지에 포함되는 메모리 셀들 사이마다 오드 페이지에 포함되는 메모리 셀들이 배치된다. 즉, 동일한 워드라인에 연결되는 메모리 셀들 중 짝수번째 메모리 셀들은 이븐 페이지로 구분되고 홀수번째 메모리 셀들은 오드 페이지로 구분된다.
하지만, 본 발명에서는 얕은 깊이의 제2 트렌치(115) 상에 형성된 소자 분리막(117)의 양측에 위치하는 두 개의 서로 인접한 메모리 셀들이 하나의 메모리 쌍을 이루고, 짝수번째 메모리 쌍들이 이븐 페이지에 포함되고 홀수번째 메모리 쌍들이 오드 페이지에 포함될 수 있다. 상기의 구조 변화는 메모리 셀들의 접속 구조를 변경하지 않고 주변 회로에서 짝수번째 메모리 쌍들을 이븐 페이지로 인식하고 홀수번째 메모리 쌍들을 오드 페이지로 인식하도록 설계 변경하는 것에 의해 가능해진다.
상기와 같이 이븐 페이지와 오드 페이지에 포함되는 메모리 셀들을 변경함으로써, 이븐 페이지에 포함된 메모리 셀과 오드 페이지 포함된 메모리 셀 사이에는 상대적으로 더 깊게 형성된 소자 분리막이 배치된다. 그 결과, 이븐 페이지에 포함된 메모리 셀과 오드 페이지에 포함된 메모리 셀 사이에서 더 깊게 형성된 소자 분리막의 경유하여 메모리 셀들 사이(즉, 이븐 페이지와 오드 페이지의 사이)에 발생되는 누설 전류의 양을 감소시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 단면도이다.
도 3을 참조하면, 도 1a 내지 도 1g에서 설명한 방법에 따라 반도체 기판(301)에는 소자 분리막들(309, 317)이 형성되고, 하드 마스크 스페이서(HM2)는 제거된다.
이어서, 터널 절연막(319), 전하 저장막(321), 블로킹 절연막(323) 및 보호막(324)이 순차적으로 형성된다. 여기서, 전하 저장막(312)은 프로그램 동작에 의해 주입되는 전자가 트랩하기 위한 막으로써, 질화막으로 형성할 수 있다. 블로킹 절연막(323)은 전하 저장막(312)에 트랩된 전자들이 컨트롤 게이트로 방출되는 것을 방지하기 위해 형성되는 절연막으로써, 유전 상수가 높은 고유전 절연막(예, 알루미늄 산화막 등등)으로 형성될 수 있다. 보호막(324)은 터널 절연막(319), 전하 저장막(321) 및 블로킹 절연막(323)을 다른 막의 식각 공정으로부터 보호하기 위해 형성되며, 불순물이 도핑된 폴리실리콘과 같은 전도성 물질로 형성될 수 있다. 이러한 보호막(325)은 컨트롤 게이트의 일부가 될 수 있다. 상기 막들(319, 321, 323, 314)의 전체 두께는 소자 분리막들(309, 317)의 돌출된 상부에 의한 단차가 유지될 수 있을 정도의 두께로 설정되는 것이 바람직하다.
서로 다른 깊이로 형성된 소자 분리막들(309, 317) 사이의 반도체 기판(301) 상에는 터널 절연막(319), 전하 저장막(321), 블로팅 절연막(323) 및 컨트롤 게이트(CG)가 적층되며, 적층된 막들(319, 321, 323, CG)은 메모리 셀을 형성한다. 즉, 서로 다른 깊이로 형성된 한쌍의 소자 분리막들(309, 317) 사이의 반도체 기판(101) 상에 메모리 셀들이 형성된다.
이후, 도 1j에서 설명한 공정들이 진행된다. 즉, 실리콘막(325), 도전층(327) 및 하드 마스크(329)가 형성된 후 패터닝 공정을 통해 워드라인들(WL0~WLn), 드레인 셀렉트 라인들(DSL), 및 소스 셀렉트 라인들(SSL)이 형성된다. 그리고, 게이트 라인들(DSL, SSL, WL0~WLn) 사이의 반도체 기판(301)에 접합 영역들(JC)을 형성한다. 계속해서, 층간 절연막(미도시)을 형성하고 층간 절연막 내부에 콘택홀들(미도시)을 형성한 후 콘택홀들 내부에 드레인 콘택 플러그들(DCP)과 소스 콘택 플러그(SCP)를 형성한다. 드레인 콘택 플러그들(DCP)은 드레인 셀렉트 라인들(DSL) 사이의 접합 영역들(JC) 상에 형성되고, 소스 콘택 플러그(SCP)는 소스 셀렉트 라인들(SSL) 사이에 라인 형태로 형성될 수 있다.
101 : 반도체 기판 103, 125a, 127 : 산화막
105, 125b : 질화막 HM, HM2, 131 : 하드 마스크 패턴
107, 115 : 트렌치 109, 117 : 소자 분리막
111 : 터널 절연막 113, 113a, 113b, 129 : 실리콘막
119 : 유전체막 121 : 실리콘막
123 : 실리사이드막 FG : 플로팅 게이트
CG : 컨트롤 게이트 DSL : 드레인 셀렉트 라인
SSL : 소스 셀렉트 라인 WL0~WLn : 워드라인
DCP : 드레인 콘택 플러그 SCP : 소스 콘택 플러그
JC : 접합 영역, 소스/드레인

Claims (15)

  1. 반도체 기판에 형성된 제1 깊이의 제1 트렌치들;
    상기 제1 트렌치들 사이의 상기 반도체 기판에 상기 제1 깊이와 다른 제2 깊이의 제2 트렌치들;
    상기 제1 트렌치들 및 상기 제2 트렌치들 상에 각각 형성되며, 상부가 상기 반도체 기판보다 높게 돌출된 돌출부를 갖는 소자 분리막들; 및
    상기 소자 분리막들 사이의 상기 반도체 기판 상에 형성된 메모리 셀들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 메모리 셀은,
    상기 소자 분리막들 및 상기 반도체 기판 상에 상기 소자 분리막들과 교차하는 방향으로 형성된 셀 게이트; 및
    상기 셀 게이트의 양측의 상기 반도체 기판에 형성된 접합 영역들을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 셀 게이트는 터널 절연막, 플로팅 게이트, 유전체막 및 컨트롤 게이트의 적층 구조를 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 플로팅 게이트는 상기 제1 트렌치 및 상기 제2 트렌치 상에 형성된 소자 분리막들 사이의 상기 반도체 기판에 위치하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 셀 게이트는 터널 절연막, 전하 저장막, 블로킹 절연막 및 컨트롤 게이트의 적층 구조를 포함하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 전하 저장막은 질화막을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제2 깊이가 상기 제1 깊이보다 얕은 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제1 및 제2 트렌치들 중 얕은 트렌치 상에 형성된 소자 분리막의 양측에 위치하는 두 개의 서로 인접한 메모리 셀들이 하나의 메모리 쌍을 이루고, 짝수 번째 메모리 쌍들이 이븐 페이지에 포함되고 홀수번째 메모리 쌍들이 오드 페이지에 포함되는 반도체 소자.
  9. 반도체 기판을 식각하여 제1 깊이의 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치들 상에 상부가 상기 반도체 기판보다 높게 돌출된 제1 소자 분리막들을 형성하는 단계;
    상기 제1 소자 분리막들 사이의 상기 반도체 기판을 식각하여 상기 제1 깊이와 다른 제2 깊이의 제2 트렌치들을 형성하는 단계;
    상기 제2 트렌치들 상에 상부가 상기 반도체 기판보다 높게 돌출된 제2 소자 분리막들을 형성하는 단계; 및
    상기 제1 및 제2 소자 분리막들 사이의 상기 반도체 기판 상에 메모리 셀들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서, 상기 제2 트렌치들을 형성하는 단계는,

    상기 제1 소자 분리막들의 돌출된 상부의 양측벽에 하드 마스크 스페이서들을 형성하는 단계; 및
    상기 하드 마스크 스페이서들 사이의 상기 반도체 기판을 상기 제2 깊이로 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 소자 분리막들이 형성된 후 상기 메모리 셀들을 형성하기 전에,
    상기 제1 및 제2 소자 분리막들의 상부를 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제 9 항에 있어서, 상기 메모리 셀을 형성하는 단계는,
    상기 제1 및 제2 소자 분리막들 사이의 상기 반도체 기판 상에 터널 절연막을 형성하는 단계;
    상기 제1 및 제2 소자 분리막들 사이의 상기 터널 절연막 상에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상에 유전체막을 형성하는 단계; 및
    상기 제1 및 제2 소자 분리막들과 교차하는 방향으로 상기 제1 소자 분리막, 상기 제2 소자 분리막 및 상기 유전체막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 플로팅 게이트를 형성한 후,
    상기 플로팅 게이트의 상부 측벽이 노출되도록 상기 제1 및 제2 소자 분리막들의 상부를 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  14. 제 9 항에 있어서, 상기 메모리 셀을 형성하는 단계는,
    상기 제1 및 제2 소자 분리막들 사이의 상기 반도체 기판 상에 터널 절연막, 전하 저장막 및 블로킹 절연막을 순차적으로 형성하는 단계; 및
    상기 제1 및 제2 소자 분리막들과 교차하는 방향으로 상기 제1 소자 분리막, 상기 제2 소자 분리막 및 상기 블로킹 절연막 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제 9 항에 있어서,
    상기 제2 깊이가 상기 제1 깊이보다 얕은 반도체 소자의 제조 방법.
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