KR100769151B1 - 플래시 메모리 - Google Patents
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Abstract
본 발명은 플래시 메모리에 관한 것으로, 플래시 메모리의 제조 공정 중 플라즈마 손상과 불산 가스 등에 의해 영향을 받지 않게 되어 플로팅 게이트 양측면 사이드 월 산화막 내에 비소 이온주입 손상(As implant damage)에 의한 전하 트랩 센터가 만들어지지 않으며, 사이드 월 산화막에 전하 트랩 센터가 생성되더라도 플로팅 게이트 내의 전하들이 옥시나이트라이드막에 의해 외부로 이동하지 못하여 결과적으로 전하의 증감이 발생되지 않으므로 플로팅 게이트 내의 데이터를 보존함을 목적으로 하며, 기판에 증착되는 터널 산화막, 상기 터널 산화막 상에 형성되는 플로팅 게이트, 상기 플로팅 게이트 위에 적층 형성되는 절연막 및 상기 절연막 위에 적층 형성되는 컨트롤 게이트로 이루어진 스택 게이트; 상기 스택 게이트를 감싸는 사이드 월 산화막과; 상기 사이드 월 산화막의 둘레부에 형성되는 스트레스 완화용 산화막; 상기 스트레스 완화용 산화막의 둘레부에 형성되는 사이드 월 스페이서; 상기 사이드 월 스페이서의 둘레부에 형성되는 질화막; 및 상기 사이드 월 산화막과 상기 스트레스 완화용 산화막 사이에 형성되는 옥시나이트라이드막(SiNO)을 포함하여 이루어진다.
플래시, 메모리, 스택, 옥시나이트라이드, 산화막
Description
도 1과 도 2는 각각 종래 기술에 의한 플래시 메모리의 구성도.
도 3은 본 발명에 의한 플래시 메모리의 구성도.
<도면의 주요부분에 대한 부호의 설명>
110 : 기판 120: 스택 게이트
121 : 터널 산화막 122 : 플로팅 게이트
123 : 절연막 124 : 컨트롤 게이트
130 : 사이드 월 산화막 140 : 옥시나이트라이드막
150 : 스트레스 완화용 산화막 160 : 사이드 월 스페이서
170 : 질화막
본 발명은 플래시 메모리에 관한 것으로, 특히 스택 게이트의 플로팅 게이트에 트랩이 발생되어도 전하가 이동하지 못하게 차단하여 전하의 증감이 일어나지 않도록 함으로써 데이터를 보존할 수 있도록 한 플래시 메모리에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC 바이오스용, 셋탑박스(SettopBox), 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레
인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
한편, EEPROM형 플래시 메모리장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX(EPROM Thin OXide) 셀과, 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate)형 셀로 구분된다. 스택 셀 구조는 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동 전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스플리트 게이트형 셀 구조는 선택 트랜지스터와 셀 트랜지스터 2개를 하나의 컨트롤 게이트를 이용하여 컨트롤 게이트의 일부가 플로팅 게이트와 오버랩(overlap)되고 컨트롤 게이트의 다른 부분이 기판 표면에 수평으로 배치된 구조이다.
스택형 셀 트랜지스터는 다음과 같은 구조로 이루어진다. 실리콘 기판의 활 성 영역 위에 터널 산화막(tunnel oxide)과, 그 위에 순차적으로 적층된 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트가 형성되어 스택형 게이트가 형성된다. 그리고, 기판내 플로팅 게이트 하부의 채널 영역을 사이에 두고 서로 이격된 소오스/드레인이 형성되어 있다. 이러한 ETOX 셀 구조를 갖는 플래시 메모리 소자는 프로그래밍(programming)시 컨트롤 게이트에 연결된 워드 라인, 드레인에 연결된 비트라인을 통해 프로그래밍 전압이 인가된다. 그러면 드레인의 전자는 터널 산화막을 거쳐 플로팅 게이트쪽으로 핫-캐리어(hot carrier) 방식으로 주입되어 셀 트랜지스터의 프로그램이 수행된다. 데이터 소거(erase)시 소오스에 연결된 소오스 라인을 통해 소거 전압이 인가된다. 그러면 플로팅 게이트에 주입된 전자는 다시 터널 산화막을 통해 채널쪽으로 방출되고 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
스택형 플래시 메모리를 도면을 참고하여 구체적으로 설명하면 다음과 같다.
도 1에서 보이는 것처럼, 종래 기술에 의한 스택형 플래시 메모리의 제조방법은, 기판(1) 위에 터널 산화막(2)을 형성하고, 터널 산화막(2) 위에 플로팅 게이트(3)를 만든 후 절연막(4)을 증착하며, 절연막(4) 상에 컨트롤 게이트(5)를 형성하여 스택 게이트를 만든다.
그리고, 에칭과 임플란트시 발생하는 손상을 회복하기 위하여 플로팅 게이트(3), 절연막(4) 및 컨트롤 게이트(5)를 감싸는 사이드 월 산화막(6)을 형성하고, 사이드 월 산화막(6)의 양측에 각각 사이드 월 스페이서(7)를 만든다. 그 후 저항을 낮추기 위해 기판(1)의 바닥면에 산화막(8)을 만든 후 컨택트 에칭의 정지 역할 을 하는 질화막(9)을 증착하고 컨택트 에칭을 한다. 이어서, 식각 정지막(PMD)(10)을 증착하고, 서로 근접되는 스택 게이트의 사이에 Ti/TiN(TiW.TaN등)의 격벽(11)을 증착하며, 컨택트 플러그(12)로 W-CVD 공정을 이용하여 제조한다.
그러나, 종래 기술에 의한 스택형 플래시 메모리는 다음과 같은 문제점이 있다.
플래시 메모리는 데이터 리텐션(Data Retention)의 신뢰성 항목이 아주 중요하다. 점차 디자인 룰(Design Rule)이 줄어들게 됨에 따라 데이터 리텐션에 메모리 셀(Cell) 주위 환경이 큰 영향을 주고 있다. 주로 절연막(4) 형성부터 컨택트 플러그(12) 형성까지 플라즈마 손상과 불산 가스 등에 의해 영향을 받고 있다.
따라서, 플로팅 게이트(3) 양측면 사이드 월 산화막(6) 내에 비소 이온주입 손상(As implant damage)에 의한 전하 트랩 센터가 만들어져서, 이후 공정 완료 후 제품을 만들면 상온에서 열에너지에 의해 플로팅 게이트(3) 내에 있던 전하들이 이 트랩 센터를 거쳐서 정보가 손실되는 현상이 발생하고 있다.
이러한 현상을 방지하기 위한 방법으로 도 2에서 보이는 것처럼, 사이드 월 산화막(6)의 표면에 질화막 사이드 월 스페이서(7)를 증착하기 전에 스트레스 완화 물질로 스트레스 완화용 산화막(6-1)을 증착하고 있다.
물론 스트레스 완화용 산화막(6-1)에 의해 트랩을 어느 정도는 막을 수 있겠지만, 그 효과가 매우 미약하기 때문에 상술한 바와 같이, 플로팅 게이트(3) 내에 있는 전하가 트랩 센터를 거쳐 정보가 손실되고 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위해 발명된 것으로, 실리콘 산화막에서 얻을 수 있는 막의 특성보다 우수한 막의 특성을 확보하여 플로팅 게이트 양측의 사이드 월 산화막 내에 전하 트랩 센터가 발생되지 않도록 함으로써 플로팅 게이트 내에 존재하는 전하의 증감현상을 방지하여 데이터를 보존할 수 있도록 한 플래시 메모리를 제공하는데 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리는, 터널 산화막, 플로팅 게이트, 절연막 및 컨트롤 게이트가 적층된 스택 게이트와; 상기 스택 게이트의 둘레부에 형성되는 사이드 월 산화막과; 상기 사이드 월 산화막의 표면에 적층되는 스트레스 완화용 산화막과; 사이드 월 스페이서와; 질화막을 포함하며, 상기 스택 게이트의 둘레부에는 옥시나이트라이드막이 더 형성된 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명을 구체적으로 설명한다.
도 3에서 보이는 것처럼, 본 발명에 의한 플래시 메모리(100)는, 기판(110) 위에 형성되는 스택 게이트(120), 스택 게이트(110)를 감싸는 사이드 월 산화막(130), 사이드 월 산화막(130)의 둘레부에 형성되는 옥시나이트라이드막(SiNO)(140), 옥시나이트라이드막(140)의 둘레부에 형성되는 스트레스 완화용 산화막(150), 스트레스 완화용 산화막(150)의 둘레부에 형성되는 사이드 월 스페이서(160), 사이드 월 스페이서(160)의 둘레부에 형성되는 질화막(170)을 포함하여 구성된다.
스택 게이트(120)는 기판(110)에 증착되는 터널 산화막(121), 터널 산화막(121) 상에 형성되는 플로팅 게이트(122), 플로팅 게이트(122) 위에 형성되는 절연막(123) 및 절연막(123) 위에 적층 형성되는 컨트롤 게이트(124)로 구성된다.
본 발명에 의한 플래시 메모리(100)는 사이드 월 산화막(130)에 발생되는 트랩을 통해 플로팅 게이트(122) 내의 전하가 이동하지 않도록 함을 특징으로 하며, 옥시나이트라이드막(140)은 그 특성에 의해 상술한 전하의 이동을 효과적으로 막을 수 있다.
여기서, 사이드 월 산화막(130)과 옥시나이트라이드막(140) 및 스트레스 완화용 산화막(150)은 단일 층일 수도 있지만, 전하의 이동을 효과적으로 막을 수 있도록 교대로 반복 적층되는 연속 층일 수도 있다. 즉, 샌드위치구조일 수 있는 것이다.
옥시나이트라이드막(140)은 순수 실리콘 산화막이 만족시키지 못한 막의 특성(예를 들면, 스트레스 유기 누설 전류(stress induced leakage current), 파괴
(breakdown)에 필요한 전하량, 막의 수명 등)을 확보할 수 있다.
즉, 본 발명에서는 옥시나이트라이드막(140)에 의해 플로팅 게이트(122) 양측의 사이드 월 산화막(130)에 트랩이 발생되어도 플로팅 게이트(122) 내의 전하가 이동하지 못하게 되는 것이다.
질화막(170)은 게이트(Gate)와 액티브(Active)의 브릿지(Bridge)와 임플란트 블로킹 레이어(Imp Blocking Layer)로 사용되는 것이다.
본 발명에 의한 플래시 메모리의 제조방법을 설명하면, 스택 게이트(120)와 사이드 월 산화막(130)을 형성한 후, 풀림(가열과 냉각을 반복)공정을 통해 옥시나이트라이드막(140)을 형성할 수 있다.
이와 같이 구성된 본 발명에 의한 플래시 메모리의 작용은 다음과 같다.
플래시 메모리의 제조 공정중 절연막(123) 형성 공정에서부터 최후 공정에 이르기까지 플라즈마 손상과 불산 가스 등에 의해 스택 게이트(120) 주변 특히 사이드 월 산화막(130) 주위에 트랩 센터가 발생되거나 차징(charging)된 전자나 홀에 의해 플로팅 게이트(122)의 전하가 외부로 이동하려 하는데, 옥시나이트라이드막(140)에 의해 전하의 이동이 원천봉쇄되어 전하는 증감이 일어나지 않고 원상태를 유지하게 된다.
즉, 전하가 원상태를 유지함에 따라 플로팅 메모리(122)에 보관된 데이터를 손실없이 보존할 수 있게 된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래시 메모리에 의하면, 플래시 메모리의 제조 공정 중 플라즈마 손상과 불산 가스 등에 의해 영향을 받지 않게 되어 플로팅 게이트 양측면 사이드 월 산화막 내에 비소 이온주입 손상(As implant damage)에 의한 전하 트랩 센터가 만들어지지 않으며, 사이드 월 산화막에 전하 트랩 센터가 생성되더라도 플로팅 게이트 내의 전하들이 옥시나이트라이드막에 의해 외부로 이동하지 못하여 결과적으로 전하의 증감이 발생되지 않으므로 플로팅 게이트 내의 데이터를 보존할 수 있는 효과가 있다.
Claims (2)
- 기판에 증착되는 터널 산화막, 상기 터널 산화막 상에 형성되는 플로팅 게이트, 상기 플로팅 게이트 위에 적층 형성되는 절연막 및 상기 절연막 위에 적층 형성되는 컨트롤 게이트로 이루어진 스택 게이트;상기 스택 게이트를 감싸는 사이드 월 산화막과;상기 사이드 월 산화막의 둘레부에 형성되는 스트레스 완화용 산화막;상기 스트레스 완화용 산화막의 둘레부에 형성되는 사이드 월 스페이서;상기 사이드 월 스페이서의 둘레부에 형성되는 질화막; 및상기 사이드 월 산화막과 상기 스트레스 완화용 산화막 사이에 형성되는 옥시나이트라이드막(SiNO)을 포함하여 이루어진 것을 특징으로 하는 플래시 메모리.
- 제 1 항에 있어서,상기 사이드 월 산화막과 옥시나이트라이드막 및 스트레스 완화용 산화막은 교대로 반복하여 다수의 층으로 적층된 것을 특징으로 하는 플래시 메모리.
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