KR100855978B1 - 비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템 - Google Patents

비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템 Download PDF

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Abstract

비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그 제조 방법 및 비휘발성 메모리 소자를 이용한 시스템이 제공된다. 비휘발성 메모리 소자에 있어서, 복수의 제어 게이트 전극들은 반도체 기판 상에 직렬로 배열된다. 전하 저장층은 상기 반도체 기판 및 상기 복수의 제어 게이트 전극들 사이에 개재된다. 터널링 절연층은 상기 반도체 기판 및 상기 복수의 전하 저장층들 사이에 개재된다. 그리고, 복수의 블로킹 절연층들은 상기 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재되고, 상기 복수의 제어 게이트 전극들의 양 측벽을 덮도록 각각 신장된다.

Description

비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그 제조방법 및 비휘발성 메모리 소자를 이용한 시스템{Non-volatile memory device, stacked structure of the same, method of operating the same, method of fabricating the same and system using the same}
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자를 보여주는 단 면도이고;
도 2는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 3은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자를 보여주는 단면도이고;
도 4는 도 3의 비휘발성 메모리 소자의 부분적인 등가 회로도이고;
도 5 내지 도 9는 본 발명의 제 1 실시예에 따른, 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 10 내지 도 12는 본 발명의 제 2 실시예에 따른, 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 13 내지 도 16은 본 발명의 제 3 실시예에 따른, 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이고;
도 17은 본 발명의 제 4 실시예에 따른, 비휘발성 메모리 소자의 적층 구조를 보여주는 단면도이고; 그리고
도 18은 본 발명의 제 5 실시예에 따른, 비휘발성 메모리 소자를 이용한 시스템을 보여주는 블록도이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 비휘발성 메모리 소자의 구 조, 그 동작 방법, 그 제조 방법 및 비휘발성 메모리 소자를 이용한 시스템에 관한 것이다.
비휘발성 메모리 소자, 예컨대 플래시 메모리 소자는 플로팅 게이트 타입 또는 전하 트랩 타입의 전하 저장층을 포함한다. 최근 이러한 플래시 메모리 소자의 제조에 있어서, 제어 게이트 전극을 다마신(damascene) 방법을 이용하여 형성하는 기술이 이용되고 있다. 예를 들어, 강성택에 의한 국내공개특허번호 2004-0024896호에는 "프로그램 및 소거 특성이 개선된 소노스 이이피롬(SONOS EEPROM)"이 개시되어 있다. 이러한 소노스 이이피롬은 플래시 메모리 소자에 포함될 수 있다.
하지만, 전술한 특허에 있어서, 제어 게이트 전극의 양 측벽에 블로킹 절연층 및 전하 저장층이 배치된다. 따라서, 이러한 플래시 메모리 소자에 있어서, 제어 게이트 전극뿐만 아니라, 블로킹 절연층 및 전하 저장층의 폭 때문에, 메모리 셀의 집적도를 높이기 어렵다. 나아가, 제어 게이트 전극의 측벽에 배치된 전하 저장층으로 전하가 퍼지기 때문에, 플래시 메모리 소자의 리텐션(retention) 특성이 나빠져 신뢰성을 저하시킬 수 있다.
또한, 비휘발성 메모리 소자에 있어서, 소스 또는 드레인 영역이 차지하는 면적이 메모리 셀에서 차지하는 비중이 크다. 하지만, 메모리 트랜지스터의 게이트 길이 감소에도 불구하고, 소스 또는 드레인 영역의 면적 때문에 메모리 셀의 집적도의 증가에 한계가 있다. 따라서, 메모리 셀에서 소스 또는 드레인 영역의 크기를 감소시킬 필요가 있다.
본 발명이 이루고자 하는 제 1 기술적 과제는 고집적화가 가능하고, 신뢰성이 높은 비휘발성 메모리 소자 및 그 적층 구조를 제공하는데 있다.
본 발명이 이루고자 하는 제 2 기술적 과제는 상기 비휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명이 이루고자 하는 제 3 기술적 과제는 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 제 4 기술적 과제는 상기 비휘발성 메모리 소자를 이용한 시스템을 제공하는 데 있다.
상기 제 1 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 복수의 제어 게이트 전극들은 반도체 기판 상에 직렬로 배열된다. 전하 저장층(charge storage layer)은 상기 반도체 기판 및 상기 복수의 제어 게이트 전극들 사이에 개재된다. 터널링 절연층(tunneling insulating layer)은 상기 반도체 기판 및 상기 복수의 전하 저장층들 사이에 개재된다. 그리고, 복수의 블로킹 절연층들(blocking insulating layers)은 상기 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재되고, 상기 복수의 제어 게이트 전극들의 양 측벽을 덮도록 각각 신장된다.
상기 비휘발성 메모리 소자는 상기 복수의 제어 게이트 전극들 양쪽 끝에 각각 배치된, 상기 반도체 기판 상의 한 쌍의 선택 게이트 전극들을 더 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 복수의 블로킹 절연층들 사이의 인접한 둘 사이에 개재된 복수의 더미 마스크층들을 더 포함할 수 있다.
상기 비휘발성 메모리 소자는 상기 한 쌍의 선택 게이트 전극들의 양 측벽들에 각각 형성된 스페이서 절연막들을 더 포함할 수 있다.
상기 제 1 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 비휘발성 메모리 소자가 제공된다. 복수의 제어 게이트 전극들은 반도체 기판 상에 직렬로 배열된다. 전하 저장층은 상기 반도체 기판 및 상기 복수의 제어 게이트 전극들 사이에 개재된다. 터널링 절연층은 상기 반도체 기판 및 상기 전하 저장층 사이에 개재된다. 복수의 블로킹 절연층들은 상기 전하 저장층 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된다. 그리고, 복수의 보조 게이트 전극들은 상기 복수의 제어 게이트 전극들의 인접한 둘 사이에 각각 개재된다.
상기 제 1 기술적 과제를 달성하기 위한 본 발명의 또 다른 형태에 따르면, 상기 비휘발성 메모리 소자들이 단위층 구조로 제공되고, 복수의 단위층 구조들이 서로 적층될 수 있다.
상기 제 2 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 동작 방법은 프로그램 단계, 읽기 단계 및 소거 단계를 포함한다. 상기 프로그램 단계에서, 상기 복수의 제어 게이트 전극들 아래의 상기 전하 저장층의 일정 부분에 데이터를 저장한다. 상기 읽기 단계에서, 상기 전하 저장층에 저장된 데이터를 판독한다. 상기 소거 단계에서, 상기 전하 저장층에 저장된 데이터를 지운다. 상기 프로그램 단계 및 상기 읽기 단계에서, 상기 복수의 제어 게이트 전극들에 제 1 패스 전압을 인가하여 상기 복수의 제어 게이트 전극들 및 상기 복수의 보조 게이트 전극들 아래의 상기 반도체 기판의 채널 영역을 턴-온(turn-on) 시킨다.
상기 제 3 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 반도체 기판 상에 터널링 절연층을 형성한다. 상기 터널링 절연층 상에 전하 저장층을 형성한다. 상기 전하 저장층 상에, 상기 전하 저장층 반대편에 한정된 트렌치를 각각 갖는 복수의 블로킹 절연층들을 형성한다. 그리고, 상기 복수의 블로킹 절연층들의 트렌치를 매립하는 복수의 제어 게이트 전극들을 형성한다.
상기 제 4 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 시스템은, 명령을 수행하기 위한 제어부; 상기 명령을 저장하기 위한 비휘발성 메모리 소자를 포함하는 메모리부; 및 상기 메모리부 또는 상기 제어부에 결합된 입출력부를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다.
본 발명의 실시예들에서, 비휘발성 메모리 소자는 전하 저장층에 전하를 저 장함으로써 데이터를 프로그램할 수 있다. 예를 들어, 본 발명의 실시예들에 따른 비휘발성 메모리 소자는, 플래시(flash) 메모리, 소노스(SONOS) 메모리 또는 이이피롬(EEPROM)으로 불릴 수도 있다. 하지만, 본 발명은 이러한 명칭에 의해 그 범위가 제한되지 않는다.
도 1은 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자(100)를 보여주는 단면도이다. 도 1의 비휘발성 메모리 소자(100)는 낸드(NAND) 구조를 예시적으로 나타낼 수 있다.
도 1을 참조하면, 복수의 제어 게이트 전극들(140)이 반도체 기판(105) 상에 직렬로 배열된다. 전하 저장층(115)은 반도체 기판(105) 및 제어 게이트 전극들(140) 사이에 개재될 수 있다. 전하 저장층(115) 및 제어 게이트 전극들(140) 사이에는 복수의 블로킹 절연층들(135a)이 개재되고, 전하 저장층(115) 및 반도체 기판(105) 사이에는 터널링 절연층(110)이 개재될 수 있다.
이러한 터널링 절연층(110)/전하 저장층(115)/블로킹 절연층(135a)/제어 게이트 전극들(140)의 적층 구조는 메모리 트랜지스터들을 구성할 수 있다. 예를 들어, 이러한 메모리 트랜지스터들은 직렬로 연결되어 낸드 구조의 메모리 셀을 형성할 수 있다. 제어 게이트 전극들(140)은 메모리 트랜지스터들 각각의 워드 라인의 일부로 이용될 수 있다. 메모리 트랜지스터들을 연결하는 반도체 기판(105)은 비트 라인의 일부로 이용될 수 있다.
보다 구체적으로 보면, 제어 게이트 전극들(140)은 도전층, 예컨대, 폴리실리콘, 금속, 금속 실리사이드, 또는 금속 질화막을 포함할 수 있다. 예를 들어, 금 속 질화막은 TaN 또는 TiN을 포함할 수 있다. 제어 게이트 전극들(140)의 수는 메모리 셀의 용량에 따라서 적절하게 선택될 수 있고, 따라서 본 발명의 범위를 제한하지 않는다.
터널링 절연층(110) 및 전하 저장층(115)은 반도체 기판(105) 상에 하나의 층으로 제공될 수 있다. 이 경우, 메모리 트랜지스터들은 전하 저장층(115)의 일부분을 각각 이용하여 데이터를 저장할 수 있다. 따라서, 전하 저장층(115)은 그 내부의 전하가 이동되지 않도록 국부적인 전하 트랩 능력을 갖는 것이 바람직하다. 하지만, 본 발명의 변형된 예에서, 터널링 절연층(110) 및/또는 전하 저장층(115)은 제어 게이트 전극들(140) 아래에 각각 한정되도록 복수 개로 제공될 수도 있다.
블로킹 절연층들(135a)은 전하 저장층(115)의 반대편에 트렌치들(미도시)을 한정하도록 양쪽 가장자리 부분이 반도체 기판(105) 상으로 구부러질 수 있다. 제어 게이트 전극들(140)은 이러한 트렌치들을 매립하도록 형성된다. 예를 들어, 블로킹 절연층들(135a)은 제어 게이트 전극들(140) 및 터널링 절연층(110) 사이로부터 제어 게이트 전극들(140)의 양 측벽들로 각각 신장하는 측벽들(미도시)을 포함할 수 있다. 이러한 블로킹 절연층들(135a)의 측벽들은 반도체 기판(105) 상에 수직으로 배치될 수 있으나, 본 발명은 이러한 각도에 제한되지 않는다.
전하 저장층(115)이 제어 게이트 전극들(140) 사이에는 개재되기 않기 때문에, 이 실시예에 따른 구조는 종래에 비해서 제어 게이트 전극들(140) 사이의 이격 거리 감소에 기여할 수 있다. 따라서, 메모리 셀의 크기가 감소될 수 있고, 비휘발성 메모리 소자(100)의 집적도가 증가될 수 있다.
예를 들어, 터널링 절연층(110) 및 블로킹 절연층들(135a)은 산화막, 질화막, 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 유전 상수가 높은 절연층을 지칭할 수 있고, 예컨대 Al2O3, HfO2 또는 Ta2O5를 포함할 수 있다. 전하 저장층(115)은 폴리실리콘, 질화막, 도트 또는 나노크리스탈을 포함할 수 있다. 예를 들어, 도트 또는 나노크리스탈은 금속 또는 폴리실리콘의 입자들로 구성될 수 있다. 폴리실리콘은 플로팅 노드로 이용되고, 질화막, 도트 또는 나노크리스탈은 국부적인 전하 트랩층으로 이용될 수 있다.
블로킹 절연층들(135a)의 사이에는 복수의 더미 마스크층들(130)이 개재될 수 있다. 예를 들어, 더미 마스크층들(130)은 전하 저장층(115) 상의 하부 마스크층(120) 및 하부 마스크층(120) 상의 상부 마스크층(125)을 포함할 수 있다. 하부 마스크층(120)은 전하 저장층(115)에 대해서 식각 선택비를 갖고, 상부 마스크층(125)은 블로킹 절연층들(135a) 및 제어 게이트 전극(140)에 대해서 식각 선택비를 갖는 것이 바람직하다. 예를 들어, 하부 마스크층(120)은 산화막을 포함하고, 상부 마스크층(125)은 질화막을 포함할 수 있다.
한 쌍의 선택 게이트 전극들(145)은 제어 게이트 전극들(140)의 양쪽 끝에 각각 배치될 수 있다. 선택 게이트 전극들(145)은 스트링 선택 트랜지스터 및 소오스 선택 트랜지스터를 각각 구성할 수 있다. 선택 게이트 전극들(145) 및 반도체 기판(105) 사이에는 게이트 절연층(미도시)이 개재될 수 있다. 이 실시예에서, 선택 트랜지스터들과 메모리 트랜지스터들은 유사한 구조를 가질 수 있고, 따라서 게 이트 절연층은 터널링 절연층(110), 전하 저장층(115) 및 블로킹 절연층(135b)을 포함할 수 있다. 하지만, 게이트 절연층은 이러한 구조에 제한되지 않고, 예컨대 하나의 절연층으로 구성될 수도 있다.
소오스 또는 드레인 영역(150)은 선택 게이트 전극들(145)의 양측 반도체 기판(105)의 표면 부근에 각각 형성될 수 있다. 예를 들어, 반도체 기판(105)은 제 1 도전형의 불순물로 도핑되고, 소오스 또는 드레인 영역(150)은 제 1 도전형과 반대인 제 2 도전형의 불순물로 도핑될 수 있다. 예를 들어, 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택된 어느 하나일 수 있다.
선택 게이트 전극들(145)의 양측벽에는 스페이서 절연막들(160)이 배치될 수 있다. 나아가, 제어 게이트 전극들(140)의 가장 바깥 측벽에도 스페이서 절연막들(160)이 더 형성될 수 있다. 선택 게이트 전극들(145) 및 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140) 사이에서 스페이서 절연막들(160)은 서로 만날 수 있고, 그 사이에 보이드가 한정될 수도 있다.
제어 게이트 전극들(140)의 아래의 반도체 기판(105)의 표면 부근에는 채널 영역(155a)이 연속되게 한정될 수 있다. 즉, 채널 영역(155a)은 제어 게이트 전극들(140) 및 더미 마스크층들(130) 아래에 연속되게 반도체 기판(105)에 한정된다. 따라서, 메모리 트랜지스터들은 소오스 또는 드레인 영역 없이 채널 영역(155a)으로 연결될 수 있다. 채널 영역(155a)은 반도체 기판(105)의 일부이나, 메모리 트랜지스터들이 턴-온(turn-on) 될 때, 전하의 도전 통로가 될 수 있다. 또한, 선택 게이트 전극들(145) 아래의 반도체 기판(105)에도 다른 채널 영역(미도시)이 한정될 수 있지만, 소오스 또는 드레인 영역(150) 때문에 채널 영역(155a)과 연속되지는 않는다.
더미 마스크층들(130) 아래의 채널 영역(155a)의 턴-온은 제어 게이트 전극들(140)의 측 방향 전계(electric field)를 이용할 수 있다. 이러한 측 방향 전계는 프린지 필드(fringe field)로 불릴 수 있다. 따라서, 제어 게이트 전극들(140)의 프린지 필드에 의해서 채널 영역(155a)을 연속되게 턴-온 시키기 위해서는, 더미 마스크층들(130)의 폭의 크기를 제한할 수 있으며 또한 더미 마스크층들(130) 아래의 채널 영역(155a)의 문턱전압을 낮추도록 도핑 농도를 조절할 수 있다. 즉, 제어 게이트 전극들(140) 및 더미 마스크층들(130) 아래의 채널 영역(155a)의 도핑 농도를 서로 달리하여, 그들 사이의 문턱 전압을 달리 할 수 있다.
이와 같이, 메모리 셀 내에 소오스 또는 드레인 영역이 생략됨에 따라서, 소오스 또는 드레인 영역의 공핍에 의한 누설 전류를 감소시킬 수 있다. 예를 들어서, 접합 누설 전류가 감소되고, 펀치-쓰루(punch-through)에 의한 오프-전류를 감소시킬 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자(200)를 보여주는 단면도이다. 도 2의 실시예에 따른 비휘발성 메모리 소자(200)는 도 1의 비휘발성 메모리 소자(100)에서 일부 구성을 변형한 것이다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 2를 참조하면, 제어 게이트 전극들(140) 가운데 양쪽 끝에 배치된 한 쌍의 제어 게이트 전극들(140) 양편의 반도체 기판(150)의 표면 부근에 소오스 또는 드레인 영역(150)이 더 한정된다. 이에 따라, 채널 영역(155b)은 양쪽 끝에 배치된 한 쌍의 제어 게이트 전극들(140)을 제외한 나머지 아래의 반도체 기판(150)의 표면 부근으로 한정될 수 있다. 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140) 아래에도 다른 채널 영역(미도시)이 한정될 수 있지만, 채널 영역(155b)과 연속되지는 않는다.
스페이서 절연막들(160)은 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140)의 양측벽들에 더 형성될 수 있다. 나아가, 나머지 제어 게이트 전극들(140)의 가장 바깥 측벽에도 스페이서 절연막들(160)이 더 형성될 수 있다. 이 경우, 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140) 및 그 옆의 제어 게이트 전극들(140) 사이의 스페이서 절연막들(160)은 서로 만날 수 있고, 그 사이에 보이드가 한정될 수도 있다.
이 실시예에서, 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140)은 데이터 저장을 위한 메모리 트랜지스터로 이용되지 않고, 더미 트랜지스터들로 이용될 수 있다. 예를 들어, 이러한 더미 트랜지스터들은 선택 트랜지스터들과 동시에 동작함으로써 데이터 저장을 위한 메모리 셀로 이용되지 않을 수 있다. 왜냐하면, 낸드 구조의 메모리 셀의 양쪽 끝에 있는 메모리 트랜지스터들은 구조적으로 선택 트랜지스터들과의 거리에 따라서 프로그램 동작에 문제가 있기 때문이다. 따라서, 이 실시예에 따르면, 양쪽 끝에 있는 메모리 트랜지스터들을 효과적으로 메모리 셀의 동작에서 제외시킬 수 있다.
도 3은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자(300)를 보여주 는 단면도이다. 도 3의 비휘발성 메모리 소자(300)는 도 1의 비휘발성 메모리 소자(100)에서 더미 마스크층(130)의 구조 및 용도를 변형한 것이다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 3을 참조하면, 블로킹 절연층들(135a) 사이에 복수의 보조 게이트 전극들(127)이 배치될 수 있다. 보조 게이트 전극들(127)은 채널 영역(155a)의 턴-온을 보다 용이하게 제어하기 위해 제공될 수 있다. 예를 들어, 보조 게이트 전극들(127)은 폴리실리콘, 금속, 금속 실리사이드 또는 금속 질화막을 포함할 수 있다. 선택적으로, 보조 게이트 전극들(127) 및 전하 저장층(115) 사이에는 제 2 블로킹 절연층들(122)이 개재될 수 있다.
따라서, 터널 절연층(110)/전하 저장층(115)/제 2 블로킹 절연층들(122)/보조 게이트 전극들(127)의 적층 구조는 다른 메모리 트랜지스터들을 구성할 수도 있다. 하지만, 이 실시예의 변형된 예에서, 보조 게이트 전극들(127) 아래의 터널 절연층(110), 전하 저장층(115) 및 제 2 블로킹 절연층들(122)은 적절한 절연층으로 대체될 수 있다. 이 경우, 보조 게이트 전극들(127)은 모스 트랜지스터를 형성할 수 있다.
이 실시예의 변형된 예에서, 선택 게이트 전극들(145) 및 제어 게이트 전극들(140)의 양끝 사이에 스페이서 절연막들(160) 대신에 보조 게이트 전극들(127)이 더 개재될 수도 있다. 이 경우, 선택 게이트 전극들(145) 및 제어 게이트 전극들(140)의 양끝 사이의 소오스 또는 드레인 영역(150)이 생략되고, 채널 영역(155a)이 신장될 수도 있다.
도 4는 도 3의 비휘발성 메모리 소자(300)의 부분적인 등가 회로도이다.
도 3 및 4를 같이 참조하면, 제어 게이트 전극들(140, CG), 보조 게이트 전극들(127, SG) 및 반도체 기판(105, S1, S2)은 서로 용량(capacitively) 결합된다. 제어 게이트 전극들(140, CG) 및 반도체 기판(105, S1)은 제 1 커패시터(C1)를 형성하고, 보조 게이트 전극들(127, SG) 및 반도체 기판(105, S2)은 제 2 커패시터(C2)를 형성한다. 제어 게이트 전극들(140, CG) 및 보조 게이트 전극들(127, SG)은 제 3 커패시터(C3)를 형성한다.
따라서, 제어 게이트 전극들(140, CG)을 제어함으로써, 그 아래의 반도체 기판(105, S1)을 직접 제어할 수 있을 뿐만 아니라 보조 게이트 전극(127, SG)과 용량 결합하여 그 아래의 반도체 기판(105, S2)을 효과적으로 제어할 수 있다. 따라서, 도 1의 실시예에 비해서, 보조 게이트 전극(127, SG) 아래의 채널 영역(155a)의 턴-온을 보다 용이하게 제어할 수 있다.
나아가, 보조 게이트 전극들(127, SG)을 직접 제어함으로써, 그 아래의 반도체 기판(105, S2)을 보다 효과적으로 제어할 수 있다. 즉, 보조 게이트 전극들(127, SG)을 플로팅 시키지 않고, 보조 게이트 전극들(127, SG)에 직접 전기적인 신호를 인가할 수 있다.
이하에서, 보다 구체적으로 이 실시예에 따른 비휘발성 메모리 소자(300)의 동작 방법을 설명한다. 프로그램 동작에서, 전하 저장층(115)에 전하를 저장함으로써 데이터를 저장할 수 있다. 읽기 동작에서, 전하 저장층(115)에 저장된 데이터를 판독할 수 있다. 소거 동작에서, 전하 저장층(115)에 저장된 데이터를 지울 수 있 다.
일 예에 따른 동작 방법에 따르면, 전술한 바와 같이 보조 게이트 전극들(127, SG)을 플로팅 시킨 채로, 제어 게이트 전극들(140, CG) 및 반도체 기판(105, S1, S2)을 제어함으로써 프로그램, 읽기 및 소거 동작을 수행할 수 있다. 예를 들어, 프로그램 및 읽기 동작에서 제어 게이트 전극들(140, CG)에 제 1 패스 전압 및/또는 프로그램 전압을 인가하여, 채널 영역(155a)을 턴-온 시킬 수 있다. 예를 들어, 메모리 트랜지스터들이 n형 채널을 갖는 경우, 제 1 패스 전압 및 프로그램 전압은 양의 전압일 수 있다.
다른 예에 따른 동작 방법에 따르면, 보조 게이트 전극들(127, SG)에 전기적인 신호를 직접 인가할 수 있다. 예를 들어, 프로그램 및 읽기 동작에서, 제어 게이트 전극들(140, CG)에 제 1 패스 전압을 인가하고, 보조 게이트 전극들(127, SG)에 제 2 패스 전압을 인가함으로써, 채널 영역(155a)을 턴-온 시킬 수 있다. 또한, 보조 게이트 전극들(127, SG)에 인가된 전압은 프로그램 방지를 위한 채널 부스팅 효율을 높일 수도 있다. 예를 들어, 제 2 패스 전압은 제 1 패스 전압과 유사할 수 있다. 다른 예로, 제 2 패스 전압은 제 1 패스 전압보다 높을 수 있고, 이 경우 채널 부스팅 효율이 더욱 향상될 수 있다. 소거 동작에서, 반도체 기판(105, S1, S2)에 소거 전압을 인가하고, 제어 게이트 전극들(140, CG) 및 보조 게이트 전극들(127, SG)을 접지시킬 수 있다.
또 다른 예에 따른 동작 방법에 따르면, 프로그램 동작 시에 보조 게이트 전극들(127, SG)을 제어하여, 보조 게이트 전극들(127, SG) 아래의 전하 저장층(115) 에 전하를 저장할 수 있다. 이 경우, 제 2 블로킹 절연층(122)은 보조 게이트 전극들(127, SG) 아래의 전하 저장층에 저장된 전하의 보존 효율을 높일 수 있다.
보조 게이트 전극들(127, SG) 아래의 전하 저장층(115)에 저장된 전하는, 인접한 제어 게이트 전극들(140, CG) 아래의 전하 저장층(115)에 저장된 전하가 옆으로 이동하는 것을 막아줄 수 있다. 왜냐하면, 보조 게이트 전극들(127, SG) 및 제어 게이트 전극들(140, CG) 아래의 전하 저장층(115)에 저장된 전자는 서로 척력을 갖기 때문이다. 이에 따라, 메모리 셀의 데이터 리텐션(retention) 특성이 크게 개선될 수 있다.
예를 들어, 프로그램 동작 시에, 제어 게이트 전극들(140, CG)에 제 1 패스 전압 및/또는 프로그램 전압을 인가하고, 보조 게이트 전극들(127, SG)의 하나 또는 전체에 제 2 패스 전압을 인가한다. 이에 따라, 프로그램 전압이 인가된 제어 게이트 전극들(140, CG) 아래의 전하 저장층(115)에 전하가 저장됨과 동시에, 보조 게이트 전극들(127, SG)의 하나 또는 전체 아래의 전하 저장층(115)에 다른 전하가 저장될 수 있다.
이 경우, 보조 게이트 전극들(127, SG) 아래의 전하 저장층(115)에 저장된 전하의 양은 제어 게이트 전극들(140, CG) 아래의 전하 저장층(115)에 저장된 전하의 양에 비해서 상대적으로 작을 수 있다. 예를 들어, 제 1 패스 전압과 제 2 패스 전압은 동일하거나 또는 유사할 수 있다. 다른 예로, 제 2 패스 전압은 보조 게이트 전극들(127, SG) 아래의 전하 저장층(115)에 저장된 전하의 양을 조절하도록 적절하게 조절될 수 있다.
이하에서는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 설명한다.
도 5 내지 도 9는 본 발명의 제 1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 5를 참조하면, 반도체 기판(105) 상에 터널링 절연층(110)을 형성한다. 예를 들어, 터널링 절연층(110)은 반도체 기판(105)을 열 산화시켜 형성하거나 또는 화학기상증착(chemical vapor deposition; CVD)법을 이용하여 형성할 수 있다. 이어서, 터널링 절연층(110) 상에 전하 저장층(115)을 형성한다. 예를 들어, 전하 저장층(115)은 화학기상증착법을 이용하여 형성할 수 있다.
이어서, 전하 저장층(115) 상에 복수의 더미 마스크층들(130)을 형성한다. 예를 들어, 더미 마스크층(130)은 하부 마스크층(120) 및 그 위의 상부 마스크층(125)을 포함할 수 있다. 예를 들어, 하부 마스크층(120)은 산화막을 포함하고, 상부 마스크층(125)은 질화막을 포함할 수 있다.
도 6을 참조하면, 더미 마스크층(130)들 사이에 한정되도록 전하 저장층(115) 상에 트렌치를 갖는 블로킹 절연층들(135a, 135b)을 형성한다. 이어서, 블로킹 절연층들(135a, 135b)의 트렌치들을 채우도록 제어 게이트 전극들(140) 및 선택 게이트 전극들(145)을 형성한다.
예를 들어, 더미 마스크층들(130) 및 노출된 전하 저장층(115)을 덮도록 절연층(미도시)을 덮고, 이 절연층 상에 도전층(미도시)을 형성한다. 이어서, 더미 마스크층들(130)이 노출되도록 절연층 및 도전층을 평탄화한다. 예를 들어, 평탄화는 에치백(etch-back) 또는 화학적기계적연마(CMP)법을 이용할 수 있다. 이에 따라, 블로킹 절연층들(135a, 135b)은 남아 있는 절연층으로 한정되고, 제어 게이트 전극들(140) 및 선택 게이트 전극들(145)은 남아 있는 도전층으로 한정될 수 있다. 이와 같은 형성 방법을 다마신 방법으로 부를 수 있다.
따라서, 이 실시예에 의하면, 블로킹 절연층들(135a, 135b) 및 제어 게이트 전극들(145)을 패터닝하기 위해서 건식 식각하는 단계가 생략될 수 있다. 따라서, 종래 블로킹 절연층들(135a, 135b)의 식각 결함에 의해 발생하는 비휘발성 메모리 소자의 신뢰성 저하, 예컨대 소거 속도 저하가 방지될 수 있다.
도 7을 참조하면, 선택 게이트 전극들(145) 양편의 더미 마스크층들(130)을 선택적으로 제거한다. 이에 따라, 더미 마스크층들(130)은 제어 게이트 전극들(140) 사이에 잔류할 수 있다. 예를 들어, 더미 마스크층들(130)은 선택적인 습식 식각 또는 건식 식각을 이용하여 제거할 수 있고, 건식 식각을 이용하는 경우에는 적절한 포토레지스트 패턴을 보호막으로 이용할 수 있다.
도 8을 참조하면, 선택 게이트 전극들(145) 양편의 반도체 기판(105)의 표면 부근에 각각 소스 또는 드레인 영역(150)을 형성한다. 이에 따라, 제어 게이트 전극들(140) 아래의 반도체 기판(105)의 표면 부근에는 소스 또는 드레인 영역 없이 채널 영역(155a)이 연속되게 한정될 수 있다.
예를 들어, 소스 또는 드레인 영역(150)은 제 1 도전형의 반도체 기판(105)에 제 2 도전형의 불순물들을 주입하여 형성할 수 있다. 이러한 불순물 주입은 이 온 주입 장치를 이용하여 수행할 수 있다.
도 9를 참조하면, 선택 게이트 전극들(145) 양측벽들에 스페이서 절연막들(160)을 형성한다. 나아가, 제어 게이트 전극들(140)의 가장 바깥 측벽에도 스페이서 절연막들(160)이 형성될 수 있다. 예를 들어, 스페이서 절연막들(160)은 절연층을 증착하고, 이를 이방성 식각함으로써 형성할 수 있다. 이 경우, 절연층의 모서리 도포 능력에 따라서, 선택 게이트 전극들(145) 및 양쪽 끝에 있는 제어 게이트 전극들(140) 사이의 스페이서 절연막들(160) 사이에 보이드가 한정될 수 있다.
이후, 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서 비휘발성 메모리 소자를 완성할 수 있다.
도 10 내지 도 12는 본 발명의 제 2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다. 도 10 내지 도 12의 제조 단계는 전술한 제 1 실시예의 도 5 및 도 6의 제조 단계들에 이어서 진행될 수 있고, 따라서 도 7 내지 도 9의 변형에 해당될 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 10을 참조하면, 선택 게이트 전극들(145) 양편의 더미 마스크층들(130)을 제거하고, 또한 제어 게이트 전극들(140) 가운데 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140) 양편의 더미 마스크층들(130)도 제거한다. 이에 따라, 더미 마스크층들(130)은 양쪽 끝에 있는 제어 게이트 전극들(140)을 제외한 나머지들 사이에 잔류할 수 있다.
도 11을 참조하면, 선택 게이트 전극들(145) 양편의 반도체 기판(105)의 표면 부근, 및 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140) 양편의 반도체 기 판(105)의 표면 부근에, 소오스 또는 드레인 영역(150)을 각각 형성한다. 이에 따라, 채널 영역(155b)은 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140)을 제외한 나머지 제어 게이트 전극들(140) 아래의 반도체 기판(105)에 연속되게 한정될 수 있다.
도 12를 참조하면, 선택 게이트 전극들(145) 양측벽들 및 양쪽 끝에 있는 한 쌍의 제어 게이트 전극들(140)의 양측벽에 스페이서 절연막들(160)을 형성한다. 나아가, 나머지 제어 게이트 전극들(140)의 가장 바깥 측벽에도 스페이서 절연막들(160)이 형성될 수 있다.
도 13 내지 도 16은 본 발명의 제 3 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다. 도 13 내지 도 16의 제조 단계는 전술한 제 1 실시예의 도 5 내지 도 9를 변형시킨 것에 해당될 수 있다. 따라서, 두 실시예들에서 중복된 설명은 생략된다.
도 13을 참조하면, 도 5 및 도 6의 단계에서, 더미 마스크층(130) 대신에, 제 2 블로킹 절연층들(122) 및 보조 게이트 전극들(127)을 형성한다. 예를 들어, 하부 마스크층들(120)은 제 2 블로킹 절연층들(122)로 대체될 수 있고, 상부 마스크층들(125)은 보조 게이트 전극들(127)로 대체될 수 있다.
도 14 내지 도 16은 도 7 내지 도 9를 각각 참조함으로써, 용이하게 실시할 수 있다.
도 17은 본 발명의 제 4 실시예에 따른, 비휘발성 메모리 소자의 적층 구조(400)를 보여주는 단면도이다.
도 17을 참조하면, 적층 구조(400)는 도 1의 비휘발성 메모리 소자(100)들을 단위층 구조로 이용할 수 있다. 단위층 구조의 비휘발성 메모리 소자(100)들은 서로 적층될 수 있다. 적층된 단위층 구조의 비휘발성 메모리 소자(100)들의 수는 예시적으로 도시되었고, 따라서 둘 또는 그 이상이 될 수도 있다.
단위층 구조의 비휘발성 메모리 소자들(100)에는 비트 라인 전극(430) 및 공통 소오스 라인 전극(405)이 각각 연결될 수 있다. 예를 들어, 비트 라인 전극(430) 및 공통 소오스 라인 전극(405)은 제어 게이트 전극들(140) 양끝의 소오스 또는 드레인 영역(150)에 각각 연결될 수 있다. 비트 라인 전극(430)은 플러그(410)를 통해서 소오스 또는 드레인 영역(150)에 연결될 수 있다.
비트 라인 전극(430) 및 제어 게이트 전극들(140) 사이에는 제 1 층간 절연층(420)이 개재될 수 있다. 나아가, 단위층 구조의 비휘발성 메모리 소자들(100) 사이에는 제 2 층간 절연층(440)이 개재될 수 있다.
예를 들어, 비트 라인 전극(430), 공통 소오스 라인 전극(405) 및 플러그(410)는 금속, 금속 질화막 또는 이들의 스택 구조를 포함할 수 있다. 예를 들어, 금속은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있고, 금속질화막은 티타늄 질화막(TiN0, 또는 탄탈륨 질화막(TaN)을 포함할 수 있다. 예를 들어, 제 1 및 제 2 층간 절연층(420, 440)은 산화막, 저유전율막(low-k dielectric layer) 또는 이들의 스택 구조를 포함할 수 있다. 산화막은 SiO2 또는 BPSG를 포함할 수 있다.
적층 구조(400)에서, 단위층 구조의 비휘발성 메모리 소자들(100)은 도 2 또는 도 3의 비휘발성 메모리 소자들(200, 300)의 어느 하나로 대체될 수 있음은 자명하다.
도 18은 본 발명의 제 5 실시예에 따른, 비휘발성 메모리 소자를 이용한 시스템(500)을 보여주는 블록이다.
도 18을 참조하면, 제어부(510), 입출력부(520), 메모리부(530) 및 인터페이스부(540)들이 버스(550)를 이용하여 결합될 수 있다. 제어부(510)는 명령을 수행하기 위한 적어도 하나의 프로세서, 예컨대 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor) 또는 마이크로제어기(microcontroller)를 포함할 수 있다.
입출력부(520)는 시스템(500) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(500) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력부(520)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다. 메모리부(530)는 제어부(510)에서 수행된 명령을 저장할 수 있다. 예를 들어, 메모리부(530)는 도 1 내지 도 3의 비휘발성 메모리 소자들(100, 200, 300)의 어느 하나 또는 도 17의 적층 구조(400)를 포함할 수 있다. 인터페이스부(540)는 네트워크와 통신하여 데이터를 주고받을 수 있다.
예를 들어, 시스템(500)은 모바일 시스템, 예컨대 PDA, 휴대 컴퓨터, 웹 태블릿(web tablet), 무선 전화(wireless phone), 모바일 전화, 디지털 음악 재생기, 메모리 카드, 또는 데이터 전송 또는 수신기에 이용될 수 있다.
본 발명의 특정 실시예에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자에 의하면, 종래에 비해서 메모리 셀의 부피를 줄일 수 있고, 그 결과 집적도가 크게 높아질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자에 의하면, 전하 저장층이 제어 게이트 전극들의 측벽 방향으로 신장되지 않기 때문에, 종래보다 데이터 리텐션 특성이 크게 개선될 수 있다. 따라서, 본 발명에 따른 비휘발성 메모리 소자는 종래에 비해서 높은 신뢰성을 가질 수 있다.
또한, 본 발명에 따른 비휘발성 메모리 소자에 의하면, 메모리 셀 내에 소오스 또는 드레인 영역을 생략할 수 있다. 따라서, 비휘발성 메모리 소자의 누설 전류 및 오프 전류가 종래에 비해서 감소할 수 있다.

Claims (42)

  1. 반도체 기판 상에 직렬로 배열된 복수의 제어 게이트 전극들;
    상기 반도체 기판 및 상기 복수의 제어 게이트 전극들 사이에 개재된 전하 저장층;
    상기 반도체 기판 및 상기 복수의 전하 저장층들 사이에 개재된 터널링 절연층; 및
    상기 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재되고, 상기 복수의 제어 게이트 전극들의 양 측벽을 덮도록 각각 신장된 복수의 블로킹 절연층들을 포함하고,
    상기 복수의 블로킹 절연층들 사이의 인접한 둘 사이에 개재된 절연성의 복수의 더미 마스크층들을 더 포함하고,
    상기 복수의 제어 게이트 전극들 아래의 상기 반도체 기판 표면 부근에는 채널 영역이 연속되게 한정되고, 상기 복수의 제어 게이트 전극들 사이의 상기 채널 영역은 상기 복수의 제어 게이트 전극들의 측 방향 전계인 프린지 필드에 의해서 턴-온 되는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서, 상기 복수의 블로킹 절연층들은 상기 전하 저장층의 반대편에 한정된 트렌치를 포함하고, 상기 제어 게이트 전극은 상기 트렌치를 매립하여 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서, 상기 복수의 제어 게이트 전극들 양쪽 끝에 배치된, 상기 반도체 기판 상의 한 쌍의 선택 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 2 항에 있어서, 상기 터널링 절연층 및 상기 전하 저장층은 상기 한 쌍의 게이트 전극들 및 상기 반도체 기판 사이로 더 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 3 항에 있어서, 상기 한 쌍의 선택 게이트 전극들 양편의 상기 반도체 기판 표면 부근에는 소오스 또는 드레인 영역이 각각 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 삭제
  7. 제 5 항에 있어서, 상기 한 쌍의 선택 게이트 전극들의 양 측벽들에 각각 형성된 스페이서 절연막들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서, 상기 더미 마스크층은 상기 전하 저장층에 대해서 식각 선택비를 갖는 하부 마스크층, 및 상기 하부 마스크층 상에 배치되고 상기 복수의 블로킹 절연층들 및 상기 복수의 제어 게이트 전극들에 대해서 식각 선택비를 갖는 상부 마스크층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 반도체 기판 상에 직렬로 배열된 복수의 제어 게이트 전극들;
    상기 반도체 기판 및 상기 복수의 제어 게이트 전극들 사이에 개재된 전하 저장층;
    상기 반도체 기판 및 상기 복수의 전하 저장층들 사이에 개재된 터널링 절연층; 및
    상기 전하 저장층들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재되고, 상기 복수의 제어 게이트 전극들의 양 측벽을 덮도록 각각 신장된 복수의 블로킹 절연층들을 포함하고,
    상기 복수의 제어 게이트 전극들 양쪽 끝에 각각 배치된, 상기 반도체 기판 상의 한 쌍의 선택 게이트 전극들을 더 포함하고,
    상기 한 쌍의 선택 게이트 전극들 양편, 및 상기 복수의 제어 게이트 전극들 가운데 양쪽 끝에 배치된 한 쌍의 제어 게이트 전극들의 양편의 상기 반도체 기판 표면 부근에는 소오스 또는 드레인 영역이 각각 한정되고, 상기 양쪽 끝에 배치된 한 쌍의 제어 게이트 전극들을 제외한 나머지 제어 게이트 전극들 아래의 반도체 기판 표면 부근에는 채널 영역이 연속되게 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 9 항에 있어서, 상기 채널 영역 상의 상기 복수의 블로킹 절연층들 사이의 인접한 둘 사이에 개재된 복수의 더미 마스크층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 9 항에 있어서, 상기 한 쌍의 선택 게이트 전극들의 양 측벽들 및 상기 양쪽 끝에 배치된 한 쌍의 제어 게이트 전극들의 양 측벽들에 각각 형성된 스페이서 절연막들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 1 항에 있어서, 상기 전하 저장층은 질화막, 폴리실리콘, 도트 또는 나노크리스탈을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 반도체 기판 상에 직렬로 배열된 복수의 제어 게이트 전극들;
    상기 반도체 기판 및 상기 복수의 제어 게이트 전극들 사이에 개재된 전하 저장층;
    상기 반도체 기판 및 상기 전하 저장층 사이에 개재된 터널링 절연층;
    상기 전하 저장층 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 블로킹 절연층들; 및
    상기 복수의 제어 게이트 전극들의 인접한 둘 사이에 각각 개재된 복수의 보조 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 13 항에 있어서, 상기 복수의 블로킹 절연층들은 상기 복수의 보조 게이트 전극들 및 상기 복수의 제어 게이트 전극들 사이로 각각 더 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 14 항에 있어서, 상기 복수의 블로킹 절연층들은 상기 터널링 절연층의 반대편에 한정된 복수의 트렌치들을 포함하고, 상기 복수의 제어 게이트 전극들은 상기 복수의 트렌치들을 각각 매립하도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 13 항에 있어서, 상기 터널링 절연층 및 상기 전하 저장층은 상기 복수의 보조 게이트 전극들 및 상기 반도체 기판 사이로 더 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 16 항에 있어서, 상기 복수의 보조 게이트 전극들 및 상기 터널링 절연층 사이에 각각 개재된 복수의 제 2 블로킹 절연층들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제 13 항에 있어서, 상기 복수의 제어 게이트 전극들 양쪽 끝에 각각 배치된, 상기 반도체 기판 상의 한 쌍의 선택 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 제 18 항에 있어서, 상기 한 쌍의 선택 게이트 전극들 양편의 상기 반도체 기판 표면 부근에는 소오스 또는 드레인 영역이 각각 한정되고, 상기 복수의 제어 게이트 전극들 및 상기 복수의 보조 게이트 전극들 아래의 상기 반도체 기판 표면 부근에는 채널 영역이 연속되게 한정된 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제 19 항에 있어서, 상기 한 쌍의 선택 게이트 전극들 양 측벽들에 각각 형성된 스페이서 절연막들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제 13 항에 있어서, 상기 복수의 제어 게이트 전극들 가운데 양끝에 배치된 한 쌍의 제어 게이트 전극들 및 상기 한 쌍의 선택 게이트 전극들 사이에 각각 개재된 한 쌍의 보조 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 제 13 항의 비휘발성 메모리 소자를 이용한 동작 방법으로서,
    상기 복수의 제어 게이트 전극들 아래의 상기 전하 저장층의 일정 부분에 데이터를 저장하는 프로그램 단계;
    상기 전하 저장층에 저장된 데이터를 판독하는 읽기 단계; 및
    상기 전하 저장층에 저장된 데이터를 지우는 소거 단계를 포함하고,
    상기 프로그램 단계 및 상기 읽기 단계에서, 상기 복수의 제어 게이트 전극들에 제 1 패스 전압을 인가하여 상기 복수의 제어 게이트 전극들 및 상기 복수의 보조 게이트 전극들 아래의 상기 반도체 기판의 채널 영역을 턴-온 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  23. 제 22 항에 있어서, 상기 프로그램 단계, 상기 읽기 단계 및 상기 소거 단계에서, 상기 복수의 보조 게이트 전극들은 플로팅 시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  24. 제 22 항에 있어서, 상기 프로그램 단계 및 상기 읽기 단계에서, 상기 복수의 보조 게이트 전극들에 제 2 패스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  25. 제 24 항에 있어서, 상기 소거 단계에서, 상기 반도체 기판에 소거 전압을 인가하고, 상기 제어 게이트 전극들 및 상기 복수의 보조 게이트 전극들은 접지시키는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  26. 제 24 항에 있어서, 상기 터널 절연층 및 상기 전하 저장층은 상기 복수의 보조 게이트 전극들 및 상기 반도체 기판 사이로 신장되고,
    상기 프로그램 단계에서, 상기 보조 게이트 전극들의 적어도 하나 및 상기 반도체 기판 사이의 상기 전하 저장층의 일부분에 전하가 저장되는 것을 특징으로 하는 비휘발성 메모리 소자의 동작 방법.
  27. 반도체 기판 상에 터널링 절연층을 형성하는 단계;
    상기 터널링 절연층 상에 전하 저장층을 형성하는 단계;
    상기 전하 저장층 상에, 상기 전하 저장층 반대편에 한정된 트렌치를 각각 갖는 복수의 블로킹 절연층들을 형성하는 단계; 및
    상기 복수의 블로킹 절연층들의 트렌치를 매립하는 복수의 제어 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  28. 제 27 항에 있어서, 상기 블로킹 절연층을 형성하기 전에,
    상기 복수의 블로킹 절연층들의 인접한 둘 사이에 각각 한정되도록 상기 터널링 절연층 상에 복수의 더미 마스크층들을 형성하는 단계를 더 포함하는 것을 특 징으로 하는 비휘발성 메모리 소자의 제조 방법.
  29. 제 28 항에 있어서, 상기 복수의 더미 마스크층들은 상기 전하 저장층에 대해서 식각 선택비를 갖는 하부 마스크층 및 상기 하부 마스크층 상에 배치되고 상기 복수의 블로킹 절연층들 및 상기 복수의 제어 게이트 전극들에 대해서 식각 선택비를 갖는 상부 마스크층을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  30. 제 27 항에 있어서, 상기 복수의 블로킹 절연막들을 형성한 후,
    상기 복수의 제어 게이트 전극들 양쪽 끝에 한 쌍의 선택 게이트 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  31. 제 30 항에 있어서, 상기 양쪽 끝에 있는 한 쌍의 선택 게이트 전극들 양편의 상기 반도체 기판 표면 부근에 소오스 또는 드레인 영역을 한정하고, 상기 복수의 제어 게이트 전극들 아래의 상기 반도체 기판 표면 부근에 채널 영역을 연속되게 한정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  32. 제 31 항에 있어서, 상기 양쪽 끝에 있는 한 쌍의 선택 게이트 전극들의 양 측벽들에 각각 스페이서 절연막들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  33. 제 30 항에 있어서, 상기 한 쌍의 선택 게이트 전극들 양편의 상기 반도체 기판 표면 부근 및 상기 복수의 제어 게이트 전극들 가운데 양쪽 끝에 배치된 한 쌍의 제어 게이트 전극의 양편에 소오스 또는 드레인 영역을 한정하고, 상기 한 쌍의 제어 게이트 전극들을 제외한 나머지 제어 게이트 전극들의 상기 반도체 기판 표면 부근에 채널 영역을 연속되게 한정하는 단계를 더 포함하는 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  34. 제 33 항에 있어서, 상기 한 쌍의 선택 게이트 전극들의 양측벽들 및 상기 양쪽 끝에 배치된 한 쌍의 제어 게이트 전극들의 양측벽들에 각각 스페이서 절연막들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  35. 제 27 항에 있어서, 상기 블로킹 절연층을 형성하기 전에,
    상기 복수의 블로킹 절연층들의 인접한 둘 사이에 각각 한정되도록 상기 터널링 절연층 상에 복수의 보조 게이트 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  36. 제 35 항에 있어서, 상기 복수의 보조 게이트 전극들 및 상기 터널링 절연층 사이에 각각 복수의 제 2 블로킹 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  37. 제 1 항 내지 제 5 항 및 제 7 항 내지 제 21 항 중 어느 한 항의 비휘발성 메모리 소자를 단위층 구조로 하여, 복수의 상기 단위층 구조들이 서로 적층된 것을 특징으로 하는 비휘발성 메모리 소자의 적층 구조.
  38. 제 37 항에 있어서, 상기 복수의 단위층 구조들 사이에 개재된 층간 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 적층 구조.
  39. 제 37 항에 있어서, 상기 복수의 단위층 구조들은 상기 복수의 제어 게이트 전극들 양쪽 끝의 상기 반도체 기판에 각각 연결된 비트 라인 전극 및 공통 소오스 라인 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 적층 구조.
  40. 명령을 수행하기 위한 제어부;
    상기 명령을 저장하기 위해서, 제 1 항 내지 제 5 항 및 제 7 항 내지 제 21 항 중 어느 한 항의 비휘발성 메모리 소자를 포함하는 메모리부; 및
    상기 메모리부 또는 상기 제어부에 결합된 입출력부를 포함하는 것을 특징으로 하는 시스템.
  41. 제 40 항에 있어서, 네트워크와 통신하기 위해서 상기 제어부 또는 메모리부에 결합된 인터페이스부를 더 포함하는 것을 특징으로 하는 시스템.
  42. 제 40 항에 있어서, 상기 제어부, 상기 메모리부, 상기 입출력부 및 상기 인터페이스부는 버스를 통해서 서로 결합된 것을 특징으로 하는 시스템.
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