KR100467019B1 - 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법 - Google Patents

자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법 Download PDF

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Abstract

자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자 및 그 제조방법을 제공한다. 이 소자는 열산화공정에서 산소확산을 방지하는 질소도우핑층이 터널산화막의 계면에 형성된다. 구체적으로 반도체 기판상에 차례로 적층된 터널산화막 패턴 및 도전막 패턴과, 도전막 패턴에 인접한 반도체 기판에 형성된 트렌치 영역 내에 도전막 패턴의 측벽에 정렬된 측벽을 갖는 소자분리막 패턴을 갖는다. 트렌치 영역의 상부측벽, 소자분리막 패턴에 인접하는 터널산화막 패턴의 측벽 및 도전막 패턴의 측벽에 질소도우핑층이 형성된다. 질소도우핑층을 형성하는 방법은, 산소원자가 확산되어 터널산화막 패턴의 가장자리 또는 게이트층간유전막 패턴의 가장자리에 버즈빅이 형성되는 것을 방지하기 위하여 플라즈마 질화공정 또는 리모트 플라즈마 질화공정을 사용하여 터널산화막 패턴의 계면 및 게이트 층간유전막 패턴의 계면에 질소도우핑층을 형성한다.

Description

자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자 및 그 제조방법{FLASH MEMORY DEVICE WITH SELF ALIGNED SHALLOW TRENCH ISOLATION STRUCTURE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 자기정렬 트렌치 소자분리구조(Self Aligned Shallow Trench Isolation)를 갖는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
자기정렬 트렌치 소자분리구조는 공정단계의 수를 줄이고, 게이트 산화막의 신뢰성을 향상시키고, 셀 어레이 내의 문턱전압 분포를 좁힐 수 있는 잇점이 있다. 따라서, 저생산비용 및 높은 신뢰성이 요구되는 고집적 플래시 메모리 소자는 자기정렬 트렌치 소자분리 기술이 적용되어 소자분리막을 형성한다.
도 1 내지 도 4는 종래의 플래시 메모리 소자를 설명하기 위한 도면들이다.
도 1은 종래의 플래시 메모리 소자를 나타낸 평면도이고, 도 2 및 도 3은 각각 도 1의 A-A 및 B-B를 따라 취해진 종래의 플래시 메모리 소자의 단면도이다.
도1 내지 도 3을 참조하면, 종래의 플래시 메모리 소자는 반도체 기판(2)의 소정영역에 복수개의 소자분리패턴들이 형성되고, 상기 소자분리패턴들의 상부를 가로질러 제어게이트 전극(16)이 배치된다. 상기 소자분리패턴들 사이의 반도체 기판 상에 상기 제어게이트 전극(16) 및 상기 반도체기판(2) 사이에 개재된 부유게이트 패턴(9)이 배치된다. 상기 소자분리패턴은 반도체기판의 소정영역이 식각되어 형성된 트렌치 영역의 측벽에 형성된 트렌치 산화막(6)과, 상기 트렌치 영역 내에 채워진 절연막 패턴(14)을 포함한다. 상기 부유게이트 패턴(9)은 상기 소자분리패턴들 사이에 형성된 하부 게이트 패턴(4a) 및 상기 하부 게이트 패턴(4a) 상에 형성되고, 그 가장자리가 상기 소자분리패턴의 상부에 중첩된 상부 게이트 패턴(8)으로 구성된다. 상기 제어게이트 전극(16)과 상기 부유게이트 패턴(9) 사이에 게이트 층간유전막 패턴(13)이 개재되고, 상기 부유게이트 패턴(9)과 상기 반도체 기판(2) 사이에 터널 산화막 패턴(3)이 개재된다. 상기 게이트 층간유전막 패턴(13)은 통상적으로 실리콘산화막과 실리콘질화막이 적층된 ONO막(silicon oxide-silicon nitride-silicon oxide;10,11,12)으로 형성된다. 상기 제어게이트 전극(16)은 폴리실리콘막(14) 및 금속 실리사이드막(15)이 차례로 적층된 구조를 갖는다. 상기 부유게이트 전극(9)에 인접한 반도체 기판(2) 내에 상기 부유게이트 전극(9)의 측벽에 정렬된 소오스/드레인 영역(S/D)이 형성된다.
종래기술에 따르면, 도 2에 도시된 것과 같이 상기 트렌치 산화막(6)에 인접한 상기 터널산화막 패턴의 가장자리(7)에 버즈빅이 형성된다. 도 4를 참조하면, 반도체 기판 상에 차례로 적층된 터널 산화막 패턴(3), 하부 도전막 패턴(4) 및 하드마스크 패턴(5)을 형성하고, 상기 반도체 기판에 상기 하드마스크 패턴(5)의 측벽에 정렬된 트렌치를 형성한다. 상기 트렌치가 형성된 반도체 기판에 열산화 공정을 적용하여 상기 트렌치의 측벽 및 바닥에 트렌치 산화막(6)을 형성한다. 이 과정에서, 상기 하부 도전막 패턴(4)의 측벽이 산화되고, 상기 터널산화막 패턴(3)의 측벽을 통하여 확산된 산소원자에 의해 상기 터널산화막 패턴(3)의 가장자리(7)에 버즈빅이 형성된다. 도 3에 도시된 것과 같이, 플래시 메모리 소자는 상기 제어게이트 전극(16)의 측벽 및 상기 부유게이트 패턴(9)의 측벽에 형성된 게이트 측벽 산화막(19)을 포함한다. 상기 게이트 측벽 산화막(19)은 상기 제어게이트 전극(16)의 측벽 및 상기 부유게이트 패턴(9)의 측벽의 식각손상을 치유하는 기능을 한다. 종래기술에 따르면, 상기 게이트 측벽 산화막(19)을 형성하는 동안, 상기 게이트 층간유전막 패턴(13)의 측벽을 통하여 확산된 산소원자는 상기 제어게이트 전극(16) 및 상기 부유게이트 패턴(9)을 산화시킨다. 이로 인하여, 상기 게이트 층간 유전막 패턴의 가장자리(18)에서 상기 게이트 층간유전막을 구성하는 실리콘산화막이 두껍게 성장된다. 또한, 상기 소오스/드레인 영역(S/D)에 인접한 상기 터널산화막 패턴(3)의 측벽을 통하여 산소원자가 확산되어, 상기 소오스/드레인 영역(S/D)에 인접한 상기 터널산화막 패턴의 가장자리(17) 또한 두껍게 성장한다.
상기 터널산화막 패턴의 버즈빅 및 상기 게이트 층간유전막 패턴의 버즈빅은 플래시 메모리 소자의 신뢰성을 떨어뜨리고, 셀 어레이 내의 문턱전압의 분포를 증가시키는 문제를 유발할 수 있다. 특히 게이트 층간유전막 패턴의 버즈빅은 플래시 메모리 소자의 커플링비를 떨어뜨려 메모리 소자의 소거 및 기입 속도가 느려진다.
본 발명이 이루고자 하는 기술적 과제는 소자분리 패턴에 인접한 터널산화막패턴의 가장자리에 버즈빅이 형성되는 것을 방지할 수 있는 구조를 갖는 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소오스/드레인 영역에 인접한 터널산화막 패턴의 가장자리에 버즈빅이 형성되는 것을 방지할 수 있는 구조를 갖는 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 게이트 층간유전막 패턴의 가장자리에 버즈빅이 형성되는 것을 방지할 수 있는 구조를 갖는 플래시 메모리 소자 및 그 제조방법을 제공하는데 있다.
도 1은 종래의 플래시 메모리 소자를 나타낸 평면도이다.
도 2는 도 1의 A-A에 따라 취해진 종래의 플래시 메모리 소자의 단면도이다.
도 3은 종래의 플래시 메모리 소자의 문제점을 설명하기 위하여 도 1의 A-A를 따라 취해진 단면도이다.
도 4는 도 1의 B-B에 따라 취해진 종래의 플래시 메모리 소자의 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 사시도이다.
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 자기정렬 트렌치 소자분리구조를 형성하는 방법을 나타낸 공정단면도들이다.
도 10 내지 도 12는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 게이트 층간절연막을 형성하는 방법을 나타낸 공정단면도들이다.
도 13 및 도 14는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 적층게이트 패턴을 형성하는 방법을 나타낸 공정단면도들이다.
도 15 내지 도 19, 도 20a 내지 도 24a는 도 5의 A-A를 따라 취해진 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정단면도들이다.
도 20b 내지 도 24b, 도 25 및 도 26은 도 5의 B-B를 따라 취해진 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정단면도들이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 산소의 확산을 막을 수 있는 질소도우핑층을 갖는 플래시 메모리 소자를 제공한다. 이 메모리 소자는 반도체 기판과, 상기 반도체 기판의 소정영역 상에 형성되고, 서로 대향하는 측벽들을 갖는 터널 산화막 패턴을 포함한다. 상기 터널 산화막 패턴의 대향하는 두 측벽에 각각 정렬된 측벽을 갖는 부유게이트 패턴이 상기 터널 산화막 패턴 상에 형성된다. 상기 부유게이트 패턴의 측벽에 정렬되어 상기 터널 산화막 패턴에 인접한 반도체 기판에 트렌치 영역이 형성되고, 상기 트렌치 영역의 바닥 및 상기 트렌치 영역의 소정 깊이 이하의 측벽에 트렌치 산화막이 형성된다. 상기 트렌치 영역 내에 상기 부유게이트 패턴의 측벽들에 정렬된 절연막 패턴이 채워진다. 상기 절연막 패턴은 상기 트렌치 산화막 상부의 상기 트렌치 영역의 상부측벽에 접촉된다. 본 발명의 특징인 상기 질소 도우핑층은 차례로 정렬된 상기 부유게이트 패턴의 측벽, 상기게이트 패턴의 측벽 및 상기 트렌치 영역의 상부측벽의 각 표면에 형성된다.
본 발명의 다른 양태에서, 이 메모리 소자는 반도체 기판과, 반도체 기판 상에 형성된 터널산화막과, 상기 터널산화막 상에 형성되고 측벽을 갖는 부유게이트 패턴을 포함한다. 상기 부유게이트 패턴 상에, 상기 부유게이트 패턴의 측벽에 정렬된 측벽을 갖는 게이트 층간유전막 패턴이 형성된다. 상기 게이트 층간 유전막 패턴 상에, 상기 게이트 층간 유전막 패턴의 측벽 및 상기 부유게이트 패턴의 측벽에 정렬된 측벽을 갖는 제어게이트 전극이 형성된다. 상기 부유게이트 패턴의 측벽에 정렬되어 상기 반도체 기판 내에 소오스/드레인 영역이 형성된다. 본 발명의 특징인 상기 질소 도우핑층은 차례로 정렬된 상기 부유게이트 패턴의 측벽, 상기 게이트 층간유전막 패턴의 측벽 및 상기 제어 게이트 전극의 측벽의 표면에 형성된다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 산소의 확산을 막을 수 있는 질소도우핑층을 갖는 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은, 반도체 기판의 소정영역에 차례로 적층된 터널산화막 패턴, 하부 도전막 패턴 및 하드마스크 패턴을 형성하는 것을 포함한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 터널산화막 패턴에 인접한 반도체 기판을 식각하여 상기 터널 산화막 패턴의 측벽에 정렬된 측벽을 갖는 예비 트렌치 영역을 형성한다. 상기 예비 트렌치 영역이 형성된 반도체 기판의 전면에 질소를 주입하여 예비 트렌치 영역의 측벽, 상기 터널 산화막 패턴의 측벽 및 상기 하부 도전막 패턴의 측벽에 질소 도우핑층을 형성한다. 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 예비 트렌치 영역 바닥의 반도체 기판을 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역이 형성된 결과물에 열산화공정을 적용하여 상기 질소 도우핑층 하부의 상기 트렌치 영역 측벽 및 상기 트렌치 영역 바닥에 트렌치 산화막을 형성한다. 상기 트렌치 영역 내에 절연막을 채워 절연막 패턴을 형성하고, 상기 하드마스크 패턴을 제거한다.
본 발명의 일 양태에서 게이트 층간유전막의 가장자리에 버즈빅이 형성되는 것을 방지하기 위하여 질소 도우핑층을 형성할 수 있다. 이 방법은, 반도체 기판 상에 차례로 적층된 터널 산화막 패턴 및 하부도전막 패턴을 형성하고, 상기 터널 산화막 패턴에 인접한 반도체 기판에 상기 하부도전막 패턴의 측벽들에 정렬된 트렌치 소자분리막 패턴을 형성하는 것을 포함한다. 상기 하부도전막 패턴 상에 상부도전막 패턴을 형성한다. 이 때, 상기 상부 도전막 패턴의 가장자리는 상기 소자분리막 패턴 상에 중첩되도록 형성한다. 상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 상부 도전막 패턴의 표면에 질소 도우핑층을 형성하고, 상기 상부 도전막 패턴 상에 제1 실리콘산화막을 콘포말하게 형성한다. 상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 제1 실리콘산화막의 표면에 질소 도우핑층을 형성하고, 상기 제1 실리콘산화막 상에 실리콘질화막 및 제2 실리콘산화막을 콘포말하게 형성한다. 상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 제2 실리콘산화막의 표면에 질소 도우핑층을 형성하고, 상기 제2 실리콘산화막 상에 게이트 도전막을 형성한다. 마지막으로, 상기 게이트 도전막, 상기 제2 실리콘산화막, 상기 실리콘질화막, 상기 제1 실리콘질화막, 상기 상부 도전막 패턴 및 상기 하부도전막 패턴을 차례로 패터닝하여 상기 반도체 기판 상에 적층게이트 패턴을 형성한다.
본 발명의 다른 양태에서, 게이트 층간유전막의 가장자리 및 소오스/드레인 영역에 인접한 터널산화막 패턴의 가장자리에 버즈빅이 형성되는 것을 방지하기 위하여 질소 도우핑층을 형성할 수 있다. 구체적으로 이 방법은, 반도체 기판에 평행한 트렌치 소자분리막 패턴들을 형성하는 것을 포함한다. 상기 트렌치 소자분리막 패턴들 사이의 반도체 기판 상에 터널산화막 패턴, 부유게이트 패턴 및 제어게이트 패턴이 차례로 적층된 적층게이트 패턴을 형성한다. 상기 적층게이트 패턴이 형성된 반도체 기판에 플라즈마 질화공정을 적용하여 상기 적층게이트의 측벽들의 표면에 질소도우핑층을 형성하고, 상기 반도체 기판에 열산화공정을 적용한다. 이어서, 상기 적층게이트 패턴에 인접한 반도체 기판 내에 상기 적층게이트 패턴의 측벽에 정렬된 소오스/드레인 영역을 형성한다. 이 때, 상기 소자분리막 패턴은 상기 터널산화막 패턴 및 상기 부유게이트 패턴의 측벽들에 정렬된 측벽을 갖도록 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 사시도이다.
도 5를 참조하면, 본 발명에 따른 플래시 메모리 소자는 반도체 기판(100)의 소정영역에 평행하게 배치된 소자분리막 패턴들을 포함한다. 상기 소자분리막 패턴은 트렌치 영역(112a)의 바닥 및 측벽에 형성된 트렌치 산화막(118)과 상기 트렌치 산화막(118)이 형성된 트렌치 영역(112a) 내에 채워진 절연막 패턴(120)을 포함한다. 상기 소자분리막 패턴들의 상부를 가로질러 다수의 제어게이트 전극(148)들이 배치된다. 상기 제어게이트 전극(148) 및 상기 반도체 기판 사이에 부유게이트 패턴(150)이 개재된다. 상기 부유게이트 패턴(150)은 소자분리막 패턴들 사이의 상기 반도체 기판 상에 배치된다. 상기 제어게이트 전극(148) 및 상기 부유게이트 패턴(150) 사이에 게이트 층간유전막 패턴(142a)이 개재되고, 상기 부유게이트 패턴(150) 및 상기 반도체 기판(100) 사이에 터널 산화막 패턴(102a)이 개재된다. 상기 게이트 층간유전막 패턴(142a)은 차레로 적층된 제1 실리콘산화막(128a), 실리콘질화막(134a) 및 제2 실리콘산화막(136a)을 포함한다. 상기 부유게이트 패턴(150)은 하부 게이트 패턴(108b) 및 상부 게이트 패턴(112a)을 포함한다. 상기 부유게이트(150), 상기 게이트 층간유전막 패턴(142a) 및 상기 제어게이트 전극(148)은 적층게이트를 구성한다. 상기 절연막 패턴(120)은 수직으로 돌출된 측벽을 갖고, 상기 하부 게이트 패턴(108b)은 인접한 절연막 패턴들(120)의 돌출된측벽들 사이에 형성된다. 따라서, 상기 부유게이트 패턴(150)은 상기 소자분리막 패턴의 측벽에 중첩된 측벽을 갖는다. 상기 상부 게이트 패턴(112a)은 상기 하부 게이트 패턴(108b) 상에 형성되고, 그 가장자리는 상기 절연막 패턴(120)의 상부에 중첩된다. 상기 제어게이트 전극(148)은 단일 도전막으로 형성될 수 있으나, 바람직하게는 상기 제어게이트 전극(148)은 폴리실리콘막(144) 및 금속 실리사이드막(146)이 차례로 적층된 폴리사이드막으로 형성할 수 있다. 상기 부유게이트 패턴(150)에 인접한 반도체 기판 내에 상기 부유게이트 패턴(150)의 측벽에 정렬된 소오스/드레인 영역(156)이 형성된다. 상술한 것과 같이, 본 발명에 따른 플래시 메모리 소자는 통상적인 플래시 메모리 소자의 구조와 유사하다. 본 발명에 따른 플래시 메모리 소자의 특징은 상기 트렌치 산화막(118)이 상기 트렌치 영역(112a)의 측벽의 전면에 형성되지 않는데 있다. 따라서, 상기 트렌치 영역(112a)의 상부 측벽은 상기 절연막 패턴(120)에 직접 접한다.
본 발명에 따른 플래시 메모리 소자는 제조공정시 산소의 확산경로를 차단하는 질소도우핑층(N/L)을 포함한다. 상기 질소 도우핑층(N/L)은 차례로 정렬되어 상기 절연막 패턴(120)에 접하는 상기 트렌치 영역(112a)의 상부측벽, 상기 터널 산화막패턴의 측벽(102a) 및 상기 하부 게이트 패턴(118b)의 측벽에 형성될 수 있다. 따라서, 상기 소자분리막 패턴에 인접한 터널산화막의 가장자리에 버즈빅이 형성되는 것이 막을 수 있기 때문에, 본 발명에 따른 플래시 메모리 소자는 균일한 터널산화막을 갖는다. 아울러, 상기 상부 게이트 패턴(112a)의 상부 표면에도 질소 도우핑층(N/L)이 형성되고, 상기 게이트 층간절연막 패턴(142a)의 상기 제1 실리콘 산화막(128a)의 상부표면과, 상기 실리콘질화막(134a)의 상부표면과, 상기 제2 실리콘 산화막(136a)의 상부표면에도 질소 도우핑층(N/L)이 형성된다. 상기 부유게이트 패턴(150), 상기 제1 실리콘 산화막(128a) 및 상기 제2 실리콘 산화막(136a)의 표면에 형성된 질소 도우핑층(N/L)은 상기 적층 게이트 측벽의 식각손상을 치유하는 게이트 측벽 산화공정에서 상기 게이트 층간유전막 패턴(142a) 내에 확산된 산소원자들이 상기 부유게이트 패턴(150) 또는 상기 제어게이트 전극(148)으로 확산되는 것을 방지한다. 그 결과, 상기 게이트 층간 유전막상기 부유게이트 패턴(150) 및 상기 제어게이트 전극(148)의 가장자리가 산화되는 것을 방지하여, 균일한 두께를 갖는 게이트 층간 유전막 패턴(142a)을 형성할 수 있다.
이에 더하여, 상기 적층게이트 패턴의 측벽에도 질소 도우핑층(N/L)이 형성될 수 있다. 또한, 상기 터널산화막 패턴(102a)의 상부 표면에도 질소 도우핑층(N/L)이 형성될 수 있다. 상기 터널산화막 패턴(102a)의 상부 표면에 형성된 질소 도우핑층(N/L)은 상기 터널산화막 패턴(102a)과 상기 부유게이트 패턴(150)의 계면을 통하여 산소원자가 침투하는 것을 방지한다. 상기 터널산화막 패턴은 도시된 것과 같이 적층게이트 패턴들 사이의 반도체 기판 상에 형성되거나, 상기 부유게이트 패턴(150)과 상기 반도체 기판(100) 사이에만 형성될 수도 있다. 상기 적층게이트 패턴의 측벽에 형성된 상기 질소 도우핑층(N/L)은 게이트 측벽 산화공정 이전에 형성된다. 따라서, 상기 터널산화막 패턴(102a)이 상기 부유게이트 패턴(150)의 하부에만 존재할 경우, 상기 소오스/드레인 영역(156)에 인접한 상기 터널산화막 패턴(102a)의 측벽에도 질소 도우핑층이 형성되어, 상기 터널산화막 패턴(102a)의 측벽을 통하여 산소원자가 확산되는 것을 방지할 수 있다.
도 6 내지 도 9는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 자기정렬 트렌치 소자분리구조를 형성하는 방법을 나타낸 공정단면도들이다.
도 6을 참조하면, 본 발명은 자기정렬 트렌치 소자분리구조를 형성하기 위하여 반도체 기판 상에 터널산화막, 하부 도전막 및 하드마스크막을 차례로 적층하는 것을 포함한다. 상기 하드마스크막, 상기 하부 도전막 및 상기 터널산화막을 차례로 패터닝하여 상기 반도체 기판(20) 상에 차례로 적층된 터널산화막 패턴(22), 하부 도전막 패턴(28) 및 하드마스크 패턴(30)을 형성한다. 상기 하부 도전막 패턴(28)은 폴리실리콘으로 형성할 수 있다. 상기 하드마스크 패턴(30)을 식각마스크로 사용하여 상기 반도체 기판(20)을 일부식각하여 상기 하드마스크 패턴(30)의 측벽에 정렬된 예비 트렌치 영역(32)을 형성한다. 상기 하부 도전막 패턴(28), 상기 터널산화막 패턴(22), 상기 예비 트렌치 영역(32)의 측벽 및 바닥에 질소 도우핑층(36)을 형성한다. 상기 질소 도우핑층(36)은 플라즈마 질화공정(plasma nitridation)을 적용하여 형성할 수 있다. 구체적으로, 상기 예비 트렌치 영역()이 형성된 반도체 기판을 공정챔버 내에 배치하고, N2, NH3, NO, N2O로 구성된 그룹중 선택된 하나 또는 이들의 조합된 가스를 전구체(precusor)로 사용하여 공정챔버내에 플라즈마(34)를 발생시킨다. 공정챔버내의 플라즈마 밀도는 1×1010cm-3내지 1×1012cm-3인 것이 바람직하고, 챔버 내의 압력은 1-300mT이고, 기판의 온도는 300℃ 내지 900℃, 플라즈마 노출시간은 10초 내지 60초인 것이 바람직하다. 바람직하게는, 상기 질소 도우핑층()은 리모트 플라즈마 질화공정(RPN; Remote Plasma Nitridation)을 적용하여 형성할 수 있다. 리모트 플라즈마 질화공정은 별도의 반응기에서 플라즈마를 형성한 후 기판이 배치된 공정챔버 내로 질소플라즈마를 분사하는 방법이다. 리모트 플라즈마 질화공정은 기판의 플라즈마 노출시간을 조절할 수 있고, 질소 도우핑층을 대상물질의 표면에 고농도로 형성할 수 있다. 리모트 플라즈마 질화공정의 공정챔버내의 플라즈마 밀도는 1×1010cm-3내지 1×1012cm-3인 것이 바람직하고, 챔버 내의 압력은 1-300mT이고, 기판의 온도는 300℃ 내지 900℃, 플라즈마 노출시간은 10초 내지 60초인 것이 바람직하다.
다른 방법으로, 상기 질소 도우핑층(36)은 질소가 함유된 가스분위기에서 상기 예비 트렌치 영역(32)이 형성된 반도체 기판을 열처리함으로써 형성할 수 있다. 이 경우, 상기 질소 도우핑층(36)은 질소 원자가 상기 터널산화막 패턴(22), 상기 하부도전막 패턴(28) 및 상기 반도체 기판(30)의 실리콘 원자와 결합하여 형성된다. 이 때, 상기 반도체 기판은 300℃ 내지 900℃의 온도로 가열하는 것이 바람직하고, 상기 질소가 함유된 가스는 N2, NH3, NO, N2O로 구성된 그룹중 선택된 하나 또는 이들의 조합일 수 있다.
도 7을 참조하면, 상기 하드마스크 패턴(30)을 식각마스크로 사용하여 상기 질소도우핑층(36)이 형성된 기판을 식각하여 상기 하드마스크 패턴(30)의 측벽에 정렬된 트렌치 영역(32a)을 형성한다. 상기 질소 도우핑층(36)은 상기 하부 도전막 패턴(28)의 측벽, 상기 터널산화막 패턴(22)의 측벽 및 상기 상기 트렌치영역(32a)의 상부측벽에 잔존한다.
도 8을 참조하면, 상기 트렌치 영역(32a)을 형성하기 위하여 상기 반도체 기판을 식각하는 동안 발생된 식각손상을 치유하기 위하여 상기 반도체 기판에 열산화공정을 적용한다. 그 결과, 상기 트렌치 영역(32a)의 측벽 및 바닥에 트렌치 산화막(38)이 형성된다. 도시된 것과 같이, 상기 질소 도우핑층(36) 상에는 트렌치 산화막(38)이 형성되지 않는다. 이는, 상기 질소 도우핑층(36)이 산소원자가 기판의 실리콘 원자 및 하부 도전막 패턴의 실리콘 원자와 반응하는 것을 방지하기 때문이다. 또한, 상기 터널산화막 패턴(22)의 측벽에 형성된 질소도우핑층(36)은 산소원자가 터널산화막의 계면을 통하여 확산되는 것을 막아주기 때문에, 터널산화막 패턴(22)의 가장자리가 두꺼워진 버즈빅의 형성을 방지할 수 있다.
도 9를 참조하면, 상기 트렌치 산화막(38)이 형성된 기판의 전면에 절연막을 형성하고, 상기 절연막을 화학적기계적 연마공정을 사용하여 평탄화하고, 상기 하드마스크 패턴(30)을 제거하여 상기 트렌치 영역(32a) 내에 채워진 절연막 패턴(40)을 형성한다. 상기 절연막 패턴(40) 및 상기 트렌치 산화막(38)은 소자분리막 패턴을 구성한다. 상기 절연막은 단일층 또는 보수층의 절연막으로 형성할 수 있다. 바람직하게는 상기 절연막은 매립특성이 우수한 고밀도플라즈마산화막(high density plasma oxide) 또는 PEOX(plasma enhanced oxide) 등 실리콘산화막일 수 있고, 산화막을 형성하기 전에 얇은 실리콘질화막을 더 형성할 수도 있다. 계속해서, 상기 하드마스크 패턴(30)이 제거된 기판의 전면에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 하부도전막 패턴(28) 상에 상부 도전막 패턴(42)을 형성한다. 상기 상부 도전막 패턴(42)은 상기 하부도전막 패턴(28)과 동일한 물질로, 즉 폴리실리콘으로 형성할 수 있다. 상기 상부 도전막 패턴(42)의 가장자리는 상기 산화막 패턴(40)의 상부에 중첩된다. 이는, 오정렬로 인하여 상기 하부 도전막 패턴(28)이 손상되는 것을 방지하기 위함이다.
상술한 것과 같이, 본 발명의 자기정렬 트렌치 소자분리구조 형성방법에 따르면, 트렌치 영역의 식각손상을 치유하기 위하여 열산화 공정을 적용하는 동안, 산소원자가 터널산화막 패턴의 계면을 통하여 확산되는 것을 질소도우핑이 막아주기 때문에 소자분리막 패턴에 인접한 터널산화막 패턴의 가장자리에 버즈빅이 형성되는 것을 막을 수 있다.
도 10 내지 도 12는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 게이트 층간유전막을 형성하는 방법을 나타낸 공정단면도들이다.
도 10을 참조하면, 상술한 것과 같이 상부 도전막 패턴(42)을 형성한 후, 상기 상부 도전막 패턴(42)의 상부 표면에 질소 도우핑층(46)을 형성한다. 이 때, 상기 절연막 패턴(40)의 상부 표면에도 질소 도우핑층(46)이 형성된다.
도 11을 참조하면, 상기 질소 도우핑층(46)이 형성된 기판의 전면에 제1 실리콘산화막(48)을 콘포말하게 형성한다. 이어서, 상기 제1 실리콘 산화막(48)의 상부표면에 질소 도우핑층(52)을 형성한다.
도 12를 참조하면, 상기 제1 실리콘 산화막(48) 상에 실리콘질화막(54)을 콘포말하게 형성하고, 상기 실리콘질화막(54)의 상부표면에 질소 도우핑층(55)를 형성한다. 계속해서, 상기 실리콘질화막(54) 상에 제2 실리콘산화막(56)을 콘포말하게 형성하고, 상기 제2 실리콘 산화막(56)의 상부 표면에 질소 도우핑층(60)을 형성한다. 상기 제1 실리콘산화막(46), 상기 실리콘질화막(54) 및 상기 제2 실리콘산화막(56)은 게이트 층간 유전막(58)을 구성한다.
상기 질소 도우핑층들(46, 52, 60)은 도 6을 참조하여 설명한 것과 같이, 상기 하부 도전막 패턴(28)의 측벽 및 상기 터널산화막 패턴(22)의 측벽에 질소 도우핑층(36)을 형성한 것과 같은 방법으로 형성할 수 있다. 즉, 상기 질소 도우핑층들(46, 52, 60)은 플라즈마 질화공정 또는 리모트 플라즈마 질화공정을 사용하거나, 질소를 포함한 가스 분위기에서 기판을 열처리함으로써 형성할 수 있다.
이어서, 상기 제2 실리콘 산화막(56) 상에 게이트 도전막(68)을 형성하고, 상기 게이트 도전막(68), 상기 게이트 층간유전막(58), 상기 상부 도전막 패턴(42) 및 상기 하부도전막 패턴(28)을 차례로 패터닝하여 상기 소자분리 패턴들의 상부를 가로지르는 적층게이트를 형성한다. 도시하지는 않았지만, 상기 적층게이트는 차례로 적층된 부유게이트 패턴, 게이트 층간유전막 패턴 및 제어게이트 패턴을 포함한다. 상기 적층게이트 패턴을 형성하는 동안, 상기 터널산화막 패턴(22)은 식각하거나, 식각하지 않을 수 있다. 상기 게이트 도전막(68)은 폴리실리콘으로 형성하거나, 폴리실리콘막(64)과 메탈실리사이드막(66)이 차례로 적층된 폴리사이드막으로 형성할 수 있다.
본 발명의 게이트층간유전막 형성방법에 따르면, 제1 실리콘산화막과 상부 도전막 패턴 사이의 계면과, 상기 제1 실리콘산화막과 상기 실리콘질화막의 계면과, 상기 제2 실리콘산화막과 상기 폴리실리콘막 사이의 계면 등, 산소의 확산경로에 질소 도우핑층이 형성된다. 따라서, 상기 적층게이트를 패터닝한 후 식각손상을 치유하기 위하여 열산화공정을 적용하는 동안 상기 게이트 도전막 및 상기 상부 도전막 패턴의 실리콘원자와 상기 게이트 층간유전막의 계면들을 통하여 확산된 산소원자의 반응을 방지하여 상기 게이트 층간유전막의 가장자리, 특히 제1 실리콘산호막 및 제2 실리콘산화막의 가장자리가 두꺼워지는 것을 방지할 수 있다.
도 13 및 도 14는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 적층게이트 패턴을 형성하는 방법을 나타낸 공정단면도들이다.
도 13 및 14를 참조하면, 반도체 기판(20) 상에 터널산화막(22)을 형성하고, 상기 터널산화막(20) 상에 부유게이트 패턴(90), 게이트 층간유전막 패턴(88) 및 제어게이트 패턴(94)이 차례로 적층된 적층게이트를 형성한다. 도시된 것과 같이, 상기 부유게이트 패턴(90)은 하부 게이트 패턴(78) 및 상부 게이트 패턴(82)을 포함할 수 있다. 그러나, 상기 부유게이트 패턴(90)은 단일 패턴으로 형성할 수도 있다. 상기 제어게이트 패턴(94)은 폴리실리콘막(84), 또는 폴리실리콘막(84)과 메탈실리사이드막(86)이 차례로 적층된 메탈폴리사이드막으로 형성할 수 있다.
이어서, 상기 적층게이트의 측벽 및 상기 터널산화막(22)의 표면에 질소 도우핑층(96)을 형성한다. 상기 질소도우핑층(96)은 도 6을 참조하여 설명한 것과 같이, 플라즈마 질화공정 또는 리모트 플라즈마 질화공정을 사용하거나, 질소를 포함한 가스 분위기에서 기판을 열처리함으로써 형성할 수 있다. 계속해서, 상기 반도체 기판에 열처리 공정을 적용하여 상기 적층게이트를 형성하는 동안 발생한 상기 적층게이트 패턴 측벽의 식각손상을 치유한다. 이어서, 상기 반도체 기판 내에 상기 적층게이트 패턴의 측벽에 정렬된 소오스/드레인 영역(98)을 형성한다.
도시하지는 않았지만, 상기 적층게이트 패턴을 형성하는 동안 상기 터널산화막(22)을 패터닝하여 상기 부유게이트 패턴(90)의 하부에만 터널산화막을 잔존시킬 수도 있다. 이 경우에는, 상기 부유게이트 패턴(90) 및 상기 반도체 기판(20) 사이에 개재된 터널산화막의 측벽에 질소 도우핑층이 형성될 수 있다. 상기 질소 도우핑층(96)은 후속 공정인 게이트 측벽 산화공정에서 상기 반도체 기판(20), 상기 부유게이트 패턴(90) 및 상기 제어게이트 전극(94)의 실리콘 원자가 산소원자와 반응하여 산화막을 형성하는 것을 막을 수 있다. 따라서, 상기 적층게이트 패턴의 측벽에서 상기 터널산화막이 두꺼워지는 것을 막을 수 있고, 상기 게이트 층간유전막 패턴(88)의 가장자리가 두꺼워지는 것을 막을 수 있다.
도 15 내지 도 19, 도 20a 내지 도 24a는 도 5의 A-A를 따라 취해진 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정단면도들이다.
도 20b 내지 도 24b, 도 25 및 도 26은 도 5의 B-B를 따라 취해진 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법을 나타낸 공정단면도들이다.
도 15를 참조하면, 본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판 상에 터널산화막(102)을 형성하는 것을 포함한다. 상기 터널산화막(102)에 질소(104)를 주입하여 상기 터널산화막(102)의 상부표면에 질소도우핑층(106)을 형성할 수 있다. 상기 질소도우핑층(106)은 형성하거나, 형성하지 않을 수도 있다. 상기 질소 도우핑층(106)은 플라즈마 질화공정(plasma nitridation)을 적용하여 형성할 수 있다. 구체적으로, 상기 반도체 기판을 공정챔버 내에 배치하고, N2, NH3, NO, N2O로 구성된 그룹중 선택된 하나 또는 이들의 조합된 가스를 전구체(precusor)로 사용하여 공정챔버내에 플라즈마를 발생시킨다. 공정챔버내의 플라즈마 밀도는 1×1010cm-3내지 1×1012cm-3인 것이 바람직하고, 챔버 내의 압력은 1-300mT이고, 기판의 온도는 300℃ 내지 900℃, 플라즈마 노출시간은 10초 내지 60초인 것이 바람직하다. 바람직하게는, 상기 질소 도우핑층(106)은 리모트 플라즈마 질화공정(RPN; Remote Plasma Nitridation)을 적용하여 형성할 수 있다. 리모트 플라즈마 질화공정은 별도의 반응기에서 플라즈마를 형성한 후 기판이 배치된 공정챔버 내로 질소플라즈마를 분사하는 방법이다. 리모트 플라즈마 질화공정은 기판의 플라즈마 노출시간을 조절할 수 있고, 질소 도우핑층을 대상물질의 표면에 고농도로 형성할 수 있다. 리모트 플라즈마 질화공정의 공정챔버내의 플라즈마 밀도는 1×1010cm-3내지 1×1012cm-3인 것이 바람직하고, 챔버 내의 압력은 1-300mT이고, 기판의 온도는 300℃ 내지 900℃, 플라즈마 노출시간은 10초 내지 60초인 것이 바람직하다.
다른 방법으로, 상기 질소 도우핑층(106)은 질소가 함유된 가스분위기에서 상기 반도체 기판을 열처리함으로써 형성할 수 있다. 이 때, 상기 반도체 기판은 300℃ 내지 900℃의 온도로 가열하는 것이 바람직하고, 상기 질소가 함유된 가스는N2, NH3, NO, N2O로 구성된 그룹중 선택된 하나 또는 이들의 조합일 수 있다.
도 16을 참조하면, 상기 터널산화막(102) 상에 하부도전막(108) 및 하드마스크막(110)을 차례로 적층한다. 상기 하부도전막(108)은 폴리실리콘으로 형성할 수 있고, 상기 하드마스크막(110)은 실리콘질화막으로 형성할 수 있다.
도 17을 참조하면, 상기 하드마스크막(110), 상기 하부 도전막(108) 및 상기 터널산화막(102)을 차례로 패터닝하여 상기 반도체 기판(100) 상에 차례로 적층된 터널산화막 패턴(102a), 하부 도전막 패턴(108a) 및 하드마스크 패턴(110a)을 형성한다. 상기 하부 도전막 패턴(108a)은 폴리실리콘으로 형성할 수 있다. 상기 하드마스크 패턴(110a)을 식각마스크로 사용하여 상기 반도체 기판(100)을 일부식각하여 상기 하드마스크 패턴(110a)의 측벽에 정렬된 예비 트렌치 영역(112)을 형성한다. 상기 하부 도전막 패턴(108a), 상기 터널산화막 패턴(102a), 상기 예비 트렌치 영역(112)의 측벽 및 바닥에 질소 도우핑층(116)을 형성한다. 상기 질소도우핑층들(116)은 상기 터널산화막(102a)의 상부표면에 질소도우핑층(106)을 형성한 것과 같은 방법으로 형성할 수 있다. 즉, 상기 질소 도우핑층(116)은 플라즈마 질화공정 또는 리모트 플라즈마 질화공정을 사용하거나, 질소를 포함한 가스 분위기에서 기판을 열처리함으로써 형성할 수 있다.
도 18을 참조하면, 상기 하드마스크 패턴(110a)을 식각마스크로 사용하여 상기 질소도우핑층(116)이 형성된 기판을 식각하여 상기 하드마스크 패턴(110a)의 측벽에 정렬된 트렌치 영역(112a)을 형성한다. 상기 질소 도우핑층(116)은 상기 하부도전막 패턴(108a)의 측벽, 상기 터널산화막 패턴(102a)의 측벽 및 상기 상기 트렌치 영역(112a)의 상부측벽에 잔존한다.
도 19를 참조하면, 상기 트렌치 영역(112a)을 형성하기 위하여 상기 반도체 기판을 식각하는 동안 발생된 식각손상을 치유하기 위하여 상기 반도체 기판에 열산화공정을 적용한다. 그 결과, 상기 트렌치 영역(112a)의 측벽 및 바닥에 트렌치 산화막(118)이 형성된다. 도시된 것과 같이, 상기 질소 도우핑층(116) 상에는 트렌치 산화막이 형성되지 않는다. 이는, 상기 질소 도우핑층(116)이 산소원자가 기판의 실리콘 원자 및 하부 도전막 패턴의 실리콘 원자와 반응하는 것을 방지하기 때문이다. 또한, 상기 터널산화막 패턴(102a)의 측벽에 형성된 질소도우핑층(116) 산소원자가 터널산화막의 계면을 통하여 확산되는 것을 막아주기 때문에, 터널산화막 패턴(102a)의 가장자리가 두꺼워진 버즈빅의 형성을 방지할 수 있다. 또한, 상기 터널산화막 패턴(102a)의 상부표면에 형성된 질소 도우핑층(106)은 단결정실리콘보다 산화되기 쉬운 폴리실리콘으로 형성된 하부 도전막 패턴(108a)이 산화되는 것을 방지한다.
도 20a 및 도 20b를 참조하면, 상기 트렌치 산화막(118)이 형성된 기판의 전면에 절연막을 형성하고, 상기 절연막을 화학적기계적 연마공정을 사용하여 평탄화하고, 상기 하드마스크 패턴(110a)을 제거하여 상기 트렌치 영역(112a) 내에 채워진 절연막 패턴(120)을 형성한다. 상기 절연막 패턴(120) 및 상기 트렌치 산화막(118)은 소자분리막 패턴을 구성한다. 상기 절연막은 단일층 또는 복수층의 절연막으로 형성할 수 있다. 바람직하게는 상기 절연막은 매립특성이 우수한 고밀도플라즈마산화막(high density plasma oxide) 또는 PEOX(plasma enhanced oxide) 등 실리콘산화막일 수 있고, 산화막을 형성하기 전에 얇은 실리콘질화막을 더 형성할 수도 있다. 계속해서, 상기 하드마스크 패턴(110a)이 제거된 기판의 전면에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 하부도전막 패턴(108a) 상에 상부 도전막 패턴(122)을 형성한다. 상기 상부 도전막 패턴(122)은 상기 하부도전막 패턴(108a)과 동일한 물질로, 즉 폴리실리콘으로 형성할 수 있다. 상기 상부 도전막 패턴(122)의 가장자리는 상기 산화막 패턴(120)의 상부에 중첩된다.
도 21a 및 21b를 참조하면, 상기 상부 도전막 패턴(122)의 상부 표면에 질소 도우핑층(126)을 형성한다. 이 때, 상기 절연막 패턴(120)의 상부 표면에도 질소 도우핑층(126)이 형성된다.
도 22a 및 22b를 참조하면, 상기 질소 도우핑층(126)이 형성된 기판의 전면에 제1 실리콘산화막(128)을 콘포말하게 형성한다. 이어서, 상기 제1 실리콘 산화막(128)의 상부표면에 질소 도우핑층(132)을 형성한다.
도 23a 및 23b를 참조하면, 상기 제1 실리콘 산화막(128) 상에 실리콘질화막(134)을 콘포말하게 형성하고, 상기 실리콘질화막(134) 상부표면에 질소도우핑층(135)를 형성한다. 계속해서, 상기 실리콘질화막(134) 상에 제2 실리콘산화막(136)을 콘포말하게 형성하고, 상기 제2 실리콘 산화막(146)의 상부 표면에 질소 도우핑층(140)을 형성한다. 상기 제1 실리콘산화막(128), 상기 실리콘질화막(134) 및 상기 제2 실리콘산화막(136)은 게이트 층간 유전막(142)을 구성한다.
상기 질소도우핑층들(126, 132, 135, 140)은 상기 터널산화막(102)의 상부표면에 질소도우핑층(106)을 형성한 것과 같은 방법으로 형성할 수 있다. 즉, 상기 질소 도우핑층들(126, 132, 135, 140)은 플라즈마 질화공정 또는 리모트 플라즈마 질화공정을 사용하거나, 질소를 포함한 가스 분위기에서 기판을 열처리함으로써 형성할 수 있다.
도 24a 및 24b를 참조하면, 상기 제2 실리콘 산화막(136) 상에 게이트 도전막을 형성하고, 상기 게이트 도전막, 상기 게이트 층간유전막(142), 상기 상부 도전막 패턴(122) 및 상기 하부도전막 패턴(108a)을 차례로 패터닝하여 상기 소자분리 패턴들의 상부를 가로지르는 적층게이트를 형성한다. 상기 적층게이트는 차례로 적층된 부유게이트 패턴(150), 게이트 층간유전막 패턴(142a) 및 제어게이트 패턴(148)을 포함한다. 상기 적층게이트 패턴을 형성하는 동안, 상기 터널산화막 패턴(102a)은 식각하거나, 식각하지 않을 수 있다. 상기 제어게이트 전극(148)은 폴리실리콘으로 형성하거나, 폴리실리콘막(144)과 메탈실리사이드막(146)이 차례로 적층된 폴리사이드막으로 형성할 수 있다. 상기 부유게이트 패턴()은 차례로 적층된 하부 게이트 전극(108b) 및 상부 게이트 전극(112a)를 포함한다.
도 25 및 도 26을 참조하면, 상기 적층게이트의 측벽 및 상기 터널산화막(102a)의 표면에 질소 도우핑층(154)을 형성한다. 상기 질소도우핑층(154)은 플라즈마 질화공정 또는 리모트 플라즈마 질화공정을 사용하거나, 질소를 포함한 가스 분위기에서 기판을 열처리함으로써 형성할 수 있다. 상기 적층게이트 패턴을 형성하는 동안 상기 터널산화막 패턴(102a)을 패터닝하여 상기 부유게이트 패턴(150)의 하부에만 터널산화막 패턴을 잔존시킬 수도 있다. 이 경우에는, 상기 부유게이트 패턴(150) 및 상기 반도체 기판(100) 사이에 개재된 터널산화막의 측벽에 질소 도우핑층이 형성될 수 있다.
계속해서, 상기 적층게이트 패턴에 인접한 반도체 기판 내에 상기 적층게이트 패턴의 측벽에 정렬된 소오스/드레인 영역(S/D)을 형성하고, 통상적인 방법을 사용하여 후속공정을 진행한다.
상술한 것과 같이 본 발명에 따르면, 산소원자의 확산경로에 질소도우핑층을 형성함으로써, 터널산화막 패턴의 가장자리 및 게이트 층간유전막 패턴의 가장자리가 두꺼워진 버즈빅의 형성을 방지할 수 있다. 그 결과, 터널산화막 가장자리의 두꺼워진 영역에서 소거 및 기입의 반복 동작시 발생하는 산화막 트랩 증가현상이 감소하게 되어 내구성 및 데이타 유지특성을 향상시킬 수 있고 아울러 셀 어레이 내의 문턱전압의 산포를 감소시킬 수 있다. 게이트층간유전막 패턴의 가장자리가 두꺼워지는 것을 방지하여 커플링비의 저하를 방지할 수 있기 때문에 플래시 메모리 소자의 기입 및 삭제 속도를 향상시킬 수 있다.

Claims (34)

  1. 반도체 기판;
    상기 반도체 기판의 소정영역 상에 형성되고, 대향하는 측벽들을 갖는 터널 산화막 패턴;
    상기 터널 산화막 패턴 상에 형성되고, 상기 터널 산화막 패턴의 대향하는 두 측벽에 각각 정렬된 측벽을 갖는 부유게이트 패턴;
    상기 부유게이트 패턴의 측벽에 정렬되어 상기 터널 산화막 패턴에 인접한 반도체 기판에 형성된 트렌치 영역;
    상기 트렌치 영역의 바닥 및 상기 트렌치 영역의 소정 깊이 이하의 측벽에 형성된 트렌치 산화막;및
    상기 부유게이트 패턴의 측벽들에 정렬되어 상기 트렌치 영역에 채워지되, 상기 트렌치 산화막 상부의 상기 트렌치 영역의 상부측벽에 접촉된 절연막 패턴을 포함하되,
    차례로 정렬된 상기 부유게이트 패턴의 측벽, 상기 터널 산화막 패턴의 측벽 및 상기 트렌치 영역의 상부측벽의 각 표면에 질소 도우핑층이 형성된 것을 특징으로 하는 플래시 메모리 소자.
  2. 제1 항에 있어서,
    상기 절연막 패턴은 상기 반도체 기판으로부터 상부로 돌출되어 상기 부유게이트 패턴의 측벽에 접하는 측벽을 갖는 것을 특징으로 하는 플래시 메모리 소자.
  3. 제1 항에 있어서,
    상기 부유게이트 패턴의 상부(uper portion)은 측방으로 확장되어 상기 부유게이트 패턴의 상부 측벽은 상기 절연막 패턴의 상에 위치하는 것을 특징으로 하는 플래시 메모리 소자.
  4. 제1 항에 있어서,
    상기 부유게이트 패턴에 접하는 상기 터널 산화막 패턴의 표면에 형성된 질소 도우핑층을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  5. 반도체 기판;
    반도체 기판 상에 형성된 터널산화막;
    상기 터널산화막 상에 형성되고 측벽을 갖는 부유게이트 패턴;
    상기 부유게이트 패턴 상에 형성되고, 상기 부유게이트 패턴의 측벽에 정렬된 측벽을 갖는 게이트 층간 유전막 패턴;
    상기 게이트 층간 유전막 패턴 상에 형성되고, 상기 게이트 층간 유전막 패턴의 측벽 및 상기 부유게이트 패턴의 측벽에 정렬된 측벽을 갖는 제어게이트 전극;
    상기 부유게이트 패턴의 측벽에 정렬되어 상기 반도체 기판 내에 형성된 소오스/드레인 영역을 포함하되,
    차례로 정렬된 상기 부유게이트 패턴의 측벽, 상기 게이트 층간유전막 패턴의 측벽, 상기 제어 게이트 전극의 측벽 및 상기 부유게이트 패턴의 양측에 노출된 터널산화막의 표면에 질소 도우핑층이 형성된 것을 특징으로 하는 플래시 메모리 소자.
  6. 제5 항에 있어서,
    상기 제어게이트 전극은 차례로 적층된 폴리실리콘층 및 메탈실리사이드층으로 형성되되, 상기 질소 도우핑층은 상기 폴리실리콘층의 측벽에 형성된 것을 특징으로 하는 플래시 메모리 소자.
  7. 제5 항에 있어서,
    상기 부유게이트 패턴 및 상기 게이트 층간유전막 패턴의 계면과, 상기 게이트 층간유전막 패턴 및 상기 제어게이트 전극의 계면에 각각 형성된 질소도우핑층을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  8. 제5 항에 있어서,
    상기 게이트 층간유전막 패턴은 차례로 적층된 제1 실리콘산화막, 실리콘질화막 및 제2 실리콘 산화막으로 형성되되,
    상기 제1 실리콘 산화막에 접하는 상기 부유게이트 패턴의 표면과, 상기 실리콘질화막에 접하는 상기 제1 실리콘 산화막의 표면과, 상기 제2 실리콘 산화막에접하는 상기 실리콘 질화막의 표면과, 상기 제어게이트 전극에 접하는 상기 제2 실리콘 산화막의 표면에 각각 형성된 질소 도우핑층을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  9. 반도체 기판;
    상기 반도체 기판이 식각되어 일 방향으로 평행하게 형성된 복수개의 트렌치 영역들;
    상기 트렌치 영역의 바닥 및 상기 트렌치 영역의 소정 깊이 이하의 측벽에 형성된 트렌치 산화막;
    상기 트렌치 영역 내에 채워지고, 상기 트렌치 산화막 상부의 상기 트렌치 영역의 상부 측벽에 접촉된 절연막 패턴;
    상기 트렌치 영역들과 교차하여 서로 평행하게 배치된 복수개의 제어게이트 전극들;
    상기 반도체 기판과 상기 제어게이트 전극 사이에 개재되되, 상기 절연막 패턴의 측벽에 정렬된 측벽을 갖는 복수개의 부유게이트 패턴;
    상기 제어게이트 전극 및 상기 부유게이트 패턴들 사이에 개재된 게이트 층간유전막 패턴;
    상기 부유게이트 패턴 및 상기 반도체 기판 사이에 개재되고, 상기 절연막 패턴의 측벽에 정렬된 측벽을 갖는 터널 산화막 패턴을 포함하되,
    상기 절연막 패턴에 정렬된 상기 터널 산화막 패턴의 측벽, 상기 부유게이트 패턴의 측벽 및 상기 트렌치 영역의 상부 측벽의 표면에 질소 도우핑층이 형성된 것을 특징으로 하는 플래시 메모리 소자.
  10. 제9 항에 있어서,
    상기 부유게이트 패턴에 접하는 상기 터널 산화막 패턴의 표면에 형성된 질소 도우핑층을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  11. 제9 항에 있어서,
    상기 제어게이트 전극의 측벽, 상기 게이트 층간유전막 패턴의 측벽 및 상기 부유게이트 패턴의 측벽의 각 표면에 형성된 질소 도우핑층을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  12. 제9 항에 있어서,
    상기 제어게이트 전극은 차례로 적층된 폴리실리콘층 및 메탈실리사이드층으로 형성되되, 상기 질소 도우핑층은 상기 폴리실리콘층의 측벽에 형성된 것을 특징으로 하는 플래시 메모리 소자.
  13. 제9 항에 있어서,
    상기 부유게이트 패턴 및 상기 게이트 층간유전막 패턴의 계면과, 상기 게이트 층간유전막 패턴 및 상기 제어게이트 전극의 계면에 각각 형성된 질소도우핑층을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  14. 제9 항에 있어서,
    상기 게이트 층간유전막 패턴은 차례로 적층된 제1 실리콘산화막, 실리콘질화막 및 제2 실리콘 산화막으로 형성되되,
    상기 제1 실리콘 산화막에 접하는 상기 부유게이트 패턴의 표면과, 상기 실리콘질화막에 접하는 상기 제1 실리콘 산화막의 표면과, 상기 제2 실리콘 산화막에 접하는 상기 실리콘 질화막의 표면과, 상기 제어게이트 전극에 접하는 상기 제2 실리콘 산화막의 표면에 각각 형성된 질소 도우핑층을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  15. 반도체 기판의 소정영역에 차례로 적층된 터널산화막 패턴, 하부 도전막 패턴 및 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 터널산화막 패턴에 인접한 반도체 기판을 식각하여 상기 터널 산화막 패턴의 측벽에 정렬된 측벽을 갖는 예비 트렌치 영역을 형성하는 단계;
    상기 예비 트렌치 영역이 형성된 반도체 기판의 전면에 질소를 주입하여 예비 트렌치 영역의 측벽, 상기 터널 산화막 패턴의 측벽 및 상기 하부 도전막 패턴의 측벽에 질소 도우핑층을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 예비 트렌치 영역 바닥의 반도체 기판을 식각하여 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역이 형성된 결과물에 열산화공정을 적용하여 상기 질소 도우핑층 하부의 상기 트렌치 영역 측벽 및 상기 트렌치 영역 바닥에 트렌치 산화막을 형성하는 단계;
    상기 트렌치 영역 내에 절연막을 채워 절연막 패턴을 형성하는 단계;및
    상기 하드마스크 패턴을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  16. 제15 항에 있어서,
    상기 질소 도우핑층은 질소를 포함하는 가스 분위기에서 상기 반도체 기판을 300℃ 내지 900℃의 온도에서 열처리하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  17. 제15 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 플라즈마 질화공정(plasma nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  18. 제15 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 리모트 플라즈마 질화공정(RPN;Remote Plasma Nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  19. 반도체 기판 상에 차례로 적층된 터널 산화막 패턴 및 하부도전막 패턴을 형성하고, 상기 터널 산화막 패턴에 인접한 반도체 기판에 상기 하부도전막 패턴의 측벽들에 정렬된 트렌치 소자분리막 패턴을 형성하는 단계;
    상기 하부도전막 패턴 상에 상부도전막 패턴을 형성하되, 상기 상부 도전막 패턴의 가장자리는 상기 소자분리막 패턴 상에 중첩되도록 형성하는 단계;
    상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 상부 도전막 패턴의 표면에 질소 도우핑층을 형성하는 단계;
    상기 상부 도전막 패턴 상에 제1 실리콘산화막을 콘포말하게 형성하는 단계;
    상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 제1 실리콘산화막의 표면에 질소 도우핑층을 형성하는 단계;
    상기 제1 실리콘산화막 상에 실리콘질화막을 콘포말하게 형성하는 단계;
    상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 실리콘 질화막의 표면에 질소도우핑층을 형성하는 단계;
    상기 실리콘질화막 상에 제2 실리콘산화막을 콘포말하게 형성하는 단계;
    상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 제2 실리콘산화막의 표면에 질소 도우핑층을 형성하는 단계;
    상기 제2 실리콘산화막 상에 게이트 도전막을 형성하는 단계;및
    상기 게이트 도전막, 상기 제2 실리콘산화막, 상기 실리콘질화막, 상기 제1 실리콘질화막, 상기 상부 도전막 패턴 및 상기 하부도전막 패턴을 차례로 패터닝하여 상기 반도체 기판 상에 적층게이트 패턴을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  20. 제19 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 플라즈마 질화공정(plasma nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  21. 제19 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 리모트 플라즈마 질화공정(RPN;Remote Plasma Nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  22. 반도체 기판에 평행한 트렌치 소자분리막 패턴들을 형성하는 단계;
    상기 트렌치 소자분리막 패턴들 사이의 반도체 기판 상에 터널산화막 패턴, 부유게이트 패턴 및 제어게이트 패턴이 차례로 적층된 적층게이트 패턴을 형성하는 단계;
    상기 적층게이트 패턴이 형성된 반도체 기판에 플라즈마 질화공정을 적용하여 상기 터널산화막 패턴, 부유게이트 패턴 및 제어게이트 패턴의 측벽들의 표면에 질소도우핑층을 형성하는 단계;
    상기 반도체 기판에 열산화공정을 적용하는 단계;및
    상기 적층게이트 패턴에 인접한 반도체 기판 내에 상기 적층게이트 패턴의 측벽에 정렬된 소오스/드레인 영역을 형성하는 단계를 포함하되, 상기 소자분리막 패턴은 상기 터널산화막 패턴 및 상기 부유게이트 패턴의 측벽들에 정렬된 측벽을 갖도록 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  23. 제22 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 플라즈마 질화공정(plasma nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  24. 제22 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도하나의 질소함유가스를 프리커서로 사용한 리모트 플라즈마 질화공정(RPN;Remote Plasma Nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  25. 반도체 기판의 소정영역에 차례로 적층된 터널산화막 패턴, 하부 도전막 패턴 및 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 터널산화막 패턴에 인접한 반도체 기판을 식각하여 상기 터널 산화막 패턴의 측벽에 정렬된 측벽을 갖는 예비 트렌치 영역을 형성하는 단계;
    상기 예비 트렌치 영역이 형성된 반도체 기판의 전면에 질소를 주입하여 예비 트렌치 영역의 측벽, 상기 터널 산화막 패턴의 측벽 및 상기 하부 도전막 패턴의 측벽에 질소 도우핑층을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 예비 트렌치 영역 바닥의 반도체 기판을 식각하여 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역이 형성된 결과물에 열산화공정을 적용하여 상기 질소 도우핑층 하부의 상기 트렌치 영역 측벽 및 상기 트렌치 영역 바닥에 트렌치 산화막을 형성하는 단계;
    상기 트렌치 영역 내에 절연막을 채워 절연막 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 제거하는 단계;
    상기 하부도전막 패턴 상에 상부도전막 패턴을 형성하되, 상기 상부 도전막 패턴의 가장자리는 상기 소자분리막 패턴 상에 중첩되도록 형성하는 단계;
    상기 상부 도전막 패턴 상에 제1 실리콘산화막, 실리콘질화막 및 제2 실리콘산화막을 차례로 콘포말하게 형성하는 단계;
    상기 제2 실리콘 산화막 상에 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막, 상기 제2 실리콘산화막, 상기 실리콘질화막, 상기 제1 실리콘질화막, 상기 상부 도전막 패턴 및 상기 하부도전막 패턴을 차례로 패터닝하여 상기 반도체 기판 상에 터널산화막 패턴, 부유게이트 패턴 및 제어게이트 패턴이 적층된 적층게이트 패턴을 형성하는 단계;
    상기 적층게이트 패턴이 형성된 반도체 기판에 플라즈마 질화공정을 적용하여 상기 터널산화막 패턴, 부유게이트 패턴 및 제어게이트 패턴의 측벽들의 표면에 질소도우핑층을 형성하는 단계;
    상기 반도체 기판에 열산화공정을 적용하는 단계;및
    상기 적층게이트 패턴에 인접한 반도체 기판 내에 상기 적층게이트 패턴의 측벽에 정렬된 소오스/드레인 영역을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  26. 제25 항에 있어서,
    상기 터널산화막 패턴, 하부 도전막 패턴 및 하드마스크 패턴을 형성하는 단계는,
    반도체 기판 상에 터널산화막을 형성하는 단계;
    상기 터널산화막의 표면에 질소도우핑층을 형성하는 단계;
    상기 터널산화막 상에 하부도전막 및 하드마스크막을 차례로 형성하는 단계;및
    상기 하드마스크막, 상기 하부도전막 및 상기 터널산화막을 차례로 패터닝하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  27. 제26 항에 있어서,
    상기 질소 도우핑층은 질소를 포함하는 가스 분위기에서 상기 반도체 기판을 300℃ 내지 900℃의 온도에서 열처리하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  28. 제26 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 플라즈마 질화공정(plasma nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  29. 제26 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 리모트 플라즈마 질화공정(RPN;Remote Plasma Nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  30. 제25 항에 있어서,
    상기 상부 도전막 패턴을 형성한 후, 상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 상부 도전막 패턴의 표면에 질소도우핑층을 형성하는 단계;
    상기 제1 실리콘산화막을 형성한 후, 상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 제1 실리콘산호막의 표면에 질소도우핑층을 형성하는 단계;
    상기 실리콘질화막을 형성한 후, 상기 반도체 기판에 플라즈마 질화공정을 적용하여 상기 실리콘질화막의 표면에 질소도우핑층을 형성하는 단계;및
    상기 제2 실리콘산화막을 형성한 후, 상기 제2 실리콘산화막의 표면에 질소도우핑층을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  31. 제30 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 플라즈마 질화공정(plasma nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  32. 제30 항에 있어서,
    상기 질소 도우핑층은 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 리모트 플라즈마 질화공정(RPN;RemotePlasma Nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  33. 제26 항에 있어서,
    상기 적층게이트의 측벽들의 표면에 질소도우핑층을 형성하는 단계는,
    상기 반도체 기판에 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 플라즈마 질화공정(plasma nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
  34. 제26 항에 있어서,
    상기 적층게이트의 측벽들의 표면에 질소도우핑층을 형성하는 단계는,
    상기 반도체 기판에 N2, NH3, NO 및 N2O 로 구성된 그룹 중 선택된 적어도 하나의 질소함유가스를 프리커서로 사용한 리모트 플라즈마 질화공정(RPN;Remote Plasma Nitridation)을 적용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467019B1 (ko) * 2002-07-05 2005-01-24 삼성전자주식회사 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법
US7566929B2 (en) 2002-07-05 2009-07-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices having floating gate electrodes with nitrogen-doped layers on portions thereof
KR100647482B1 (ko) * 2004-09-16 2006-11-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100644397B1 (ko) 2005-04-07 2006-11-10 삼성전자주식회사 박막 처리방법 및 이를 이용한 불 휘발성 메모리 셀의제조방법
KR100654554B1 (ko) * 2005-12-29 2006-12-05 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100753154B1 (ko) 2006-02-06 2007-08-30 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성 방법
JP4282692B2 (ja) * 2006-06-27 2009-06-24 株式会社東芝 半導体装置の製造方法
KR100803663B1 (ko) * 2006-06-29 2008-02-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR100749738B1 (ko) * 2006-08-02 2007-08-17 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101404669B1 (ko) * 2007-09-27 2014-06-09 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
KR100936995B1 (ko) * 2007-12-06 2010-01-15 한양대학교 산학협력단 박막 형성방법
DE102008035809B3 (de) * 2008-07-31 2010-03-25 Advanced Micro Devices, Inc., Sunnyvale Technik zum Verringern der Silizidungleichmäßigkeiten in Polysiliziumgateelektroden durch eine dazwischenliegende Diffusionsblockierschicht
KR101736246B1 (ko) * 2010-09-14 2017-05-17 삼성전자주식회사 비휘발성 메모리 소자 및 이의 제조방법
FR2981793A1 (fr) * 2011-10-25 2013-04-26 St Microelectronics Crolles 2 Procede de fabrication de transistors a grille isolee
JP2014179361A (ja) * 2013-03-13 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
CN111785687B (zh) * 2019-04-03 2024-01-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的形成方法及半导体器件
CN116344590B (zh) * 2023-05-23 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163348A (ja) * 1996-11-27 1998-06-19 Sharp Corp 不揮発性半導体記憶装置の製造方法
KR20010008614A (ko) * 1999-07-02 2001-02-05 김영환 플래시 ｅｅｐｒｏｍ의 게이트전극 제조방법
KR20010051370A (ko) * 1999-11-08 2001-06-25 가네꼬 히사시 비휘발성 메모리 장치의 제조 방법
KR100325698B1 (ko) * 1999-12-28 2002-02-25 박종섭 플래쉬 메모리 소자의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774197A (en) 1986-06-17 1988-09-27 Advanced Micro Devices, Inc. Method of improving silicon dioxide
JPH05267684A (ja) 1992-03-18 1993-10-15 Rohm Co Ltd 不揮発性記憶素子
JPH0629314A (ja) 1992-07-08 1994-02-04 Hitachi Ltd 半導体装置及びその製造方法
JPH0677493A (ja) 1992-08-27 1994-03-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5464792A (en) 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
US5571734A (en) 1994-10-03 1996-11-05 Motorola, Inc. Method for forming a fluorinated nitrogen containing dielectric
KR0172275B1 (ko) 1995-06-02 1999-02-01 김주용 플래쉬 이이피롬 셀의 접합부 형성방법
JPH09129757A (ja) 1995-10-27 1997-05-16 Nkk Corp 不揮発性半導体メモリ装置およびその製造方法
US5837585A (en) 1996-07-23 1998-11-17 Vanguard International Semiconductor Corporation Method of fabricating flash memory cell
US7202171B2 (en) * 2001-01-03 2007-04-10 Micron Technology, Inc. Method for forming a contact opening in a semiconductor device
KR100431740B1 (ko) * 2001-09-14 2004-05-17 주식회사 하이닉스반도체 고유전막을 구비한 반도체소자 및 그 제조 방법
US20030173615A1 (en) * 2002-03-13 2003-09-18 San Kemal Tamer Flash memory array integrally formed with another device and method of manufacture therefor
KR100467019B1 (ko) 2002-07-05 2005-01-24 삼성전자주식회사 자기정렬 트렌치 소자분리구조를 갖는 플래시 메모리 소자및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163348A (ja) * 1996-11-27 1998-06-19 Sharp Corp 不揮発性半導体記憶装置の製造方法
KR20010008614A (ko) * 1999-07-02 2001-02-05 김영환 플래시 ｅｅｐｒｏｍ의 게이트전극 제조방법
KR20010051370A (ko) * 1999-11-08 2001-06-25 가네꼬 히사시 비휘발성 메모리 장치의 제조 방법
KR100325698B1 (ko) * 1999-12-28 2002-02-25 박종섭 플래쉬 메모리 소자의 제조 방법

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