FR2981793A1 - Procede de fabrication de transistors a grille isolee - Google Patents

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Clement Gaumer
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Abstract

L'invention concerne un procédé de définition d'au moins une zone isolante dans un substrat semiconducteur (30), comprenant une étape de formation d'une tranchée dans le substrat (30) et une étape de formation d'un matériau isolant (36') dans la tranchée dont la surface supérieure surplombe la surface du substrat (30). Le procédé comprend une étape de formation, dans une portion du matériau isolant (36) situé au-dessus de la surface du substrat semiconducteur (30), d'une couche barrière à la diffusion (38).

Description

B11121 FR - 10-GR3-1017FR01 1 PROCÉDÉ DE FABRICATION DE TRANSISTORS À GRILLE ISOLÉE Domaine de l'invention La présente invention concerne des structures de transistors à grille isolée, par exemple des transistors MOS. Plus particulièrement, la présente invention concerne un procédé de fabrication d'un tel transistor prévoyant une étape d'ajustement de la tension de seuil du transistor. Exposé de l'art antérieur De nombreux procédés de fabrication de transistors MOS sont connus. Pour réduire les dimensions de ces transistors, il a été proposé de remplacer l'isolant de grille des transistors MOS par des isolants à forte constante diélectrique. Il a également été proposé d'ajuster la tension de seuil de tels transistors, en fin de fabrication de leurs grilles isolées, en réalisant une étape de recuit contrôlée qui permet la diffusion d'atomes modifiant cette tension de seuil. La figure 1 illustre, de façon schématique, un tel procédé. Dans la partie supérieure d'un substrat semiconducteur 10 sont formées des tranchées isolantes 12 qui permettent d'isoler les différents composants électroniques formés en surface du substrat 10 les uns des autres. Par exemple, dans le cas de transistors MOS, les tranchées 12 délimitent les régions de canal des transistors.
B11121 FR - 10-GR3-1017FRO1 2 Les tranchées 12 sont généralement des tranchées connues sous l'acronyme "STI", de l'anglais Shallow Trench Isolation, constituées d'oxyde de silicium. En pratique, les tranchées isolantes sont formées par gravure de la surface supérieure du substrat semiconducteur 10, puis par dépôt d'un matériau isolant dans les ouvertures définies par gravure. Un polissage, par exemple un polissage mécano-chimique (CMP), est ensuite réalisé pour ne laisser le matériau isolant que dans les ouvertures.
La grille isolée T d'un transistor MOS, formée en surface d'une région de canal délimitée par des tranchées 12, comprend un empilement de plusieurs couches isolantes, surmontées de plusieurs couches conductrices. Dans l'exemple représenté, cette grille comprend un 15 empilement d'une première couche isolante 14, d'une seconde couche fortement isolante 16, d'une couche 18 d'un matériau dont les atomes sont susceptibles de diffuser vers le matériau isolant, d'une couche d'un matériau conducteur 20 et d'une couche conductrice supérieure 22 sur laquelle est pris le 20 contact de grille du transistor. De façon classique, la première couche isolante 14, au plus près du substrat semiconducteur 10, est en oxyde de silicium ou en oxynitrure de silicium. Cette couche est nécessaire pour obtenir une bonne interface avec le matériau 25 semiconducteur du substrat 10, et présente généralement une épaisseur faible, de l'ordre du nanomètre. La couche 16 fortement isolante est en un matériau présentant une constante diélectrique élevée (matériau connu sous l'appellation anglaise "high-K"). Parmi ces matériaux dits high-K, on peut citer par 30 exemple l'oxyde d'hafnium (Hf02) ou l'oxynitrure d'hafnium (HfSiON). D'autres alliages à forte constante diélectrique sont connus. La couche 18 assure une fonction particulière pour l'ajustement de la tension seuil du transistor. Cette couche 35 peut être par exemple en lanthane, en aluminium, en magnésium, B11121 FR - 10-GR3-1017FRO1 3 en dysprosium, ou de façon plus général en un matériau de la catégorie des terres rares, ou en un alliage comprenant l'un ou plusieurs de ces matériaux. Lors de la réalisation d'un recuit de la structure, des atomes de lanthane, d'aluminium, de magnésium, de dysprosium de la couche 18 diffusent vers l'interface entre les couches isolantes 14 et 16 pour former un silicate, par exemple un silicate de lanthane. Cette diffusion permet d'ajuster la tension de seuil du transistor, le matériau ayant diffusé générant des dipôles à l'interface entre les couches 14 et 16 qui modifient cette tension de seuil. L'ajustement de la tension de seuil dépend de l'épaisseur de la couche de diffusion 18, de la durée et de la température de recuit de la structure. Les couches supérieures de la grille isolée, 20 et 22, 15 sont des couches classiques dans la réalisation des transistors MOS, et ne seront pas décrites ici plus en détail. A titre d'exemple, la couche 20 peut être en un métal tel que le nitrure de titane et la couche 22 peut être en silicium polycristallin. Dans le cas d'associations de transistors MOS de types 20 différents sur un même substrat, on prévoit généralement des structures de grilles différentes pour ces transistors, la couche diffusante étant placée dans l'empilement de grille à des niveaux différents pour un bon ajustement de la tension de seuil. 25 Cependant, le procédé d'ajustement de la tension de seuil d'un transistor MOS par diffusion d'atomes diffusant provenant d'une couche formée au-dessus de la région isolante de la grille isolée s'avère souvent peu efficace en pratique. En effet, l'étape de recuit permettant la diffusion des atomes de 30 la couche 18 vers l'interface entre les couches 14 et 16 provoque également de nombreuses diffusions parasites dans la structure qui perturbent l'ajustement. Ainsi, un besoin existe d'un procédé de formation de transistor MOS à tension de seuil ajustable pendant le procédé B11121 FR - 10-GR3-1017FRO1 4 de fabrication, limitant les diffusions parasites qui perturbent cet ajustement. Résumé Un objet d'un mode de réalisation de la présente 5 invention est de prévoir un procédé de fabrication de transistors à grille isolée palliant tout ou partie des inconvénients susmentionnés. Plus particulièrement, un objet d'un mode de réalisation de la présente invention est de prévoir un procédé 10 de fabrication de transistors à grille isolée à tension de seuil ajustable pendant la fabrication limitant les phénomènes de diffusions parasites, ce procédé prévoyant la formation de tranchées isolantes particulières. Ainsi, un mode de réalisation de la présente invention 15 prévoit un procédé de définition d'au moins une zone isolante dans un substrat semiconducteur, comprenant une étape de formation d'une tranchée dans le substrat et une étape de formation d'un matériau isolant dans la tranchée dont la surface supérieure surplombe la surface du substrat, comprenant en outre 20 une étape de formation, dans une portion du matériau isolant situé au-dessus de la surface du substrat semiconducteur, d'une couche barrière à la diffusion. Selon un mode de réalisation de la présente invention, le procédé comprend une étape préliminaire de définition d'un 25 masque, en surface du substrat, comprenant au moins une ouverture en regard de la tranchée. Selon un mode de réalisation de la présente invention, le matériau isolant est de l'oxyde de silicium. Selon un mode de réalisation de la présente invention, 30 la couche barrière à la diffusion est en carboxyde de silicium. Selon un mode de réalisation de la présente invention, l'étape de formation de la couche barrière à la diffusion comprend une étape de dépôt d'un empilement d'une couche de carbone, d'une couche propre à fournir des atomes d'oxygène et 35 d'une couche d'encapsulation, et une étape de recuit.
B11121 FR - 10-GR3-1017FRO1 Selon un mode de réalisation de la présente invention, le dépôt de l'empilement est précédé d'une étape de gravure du masque pour en réduire l'épaisseur. Selon un mode de réalisation de la présente invention, 5 la couche propre à fournir des atomes d'oxygène est une couche de nitrure de titane ou de titane, et la couche d'encapsulation est une couche de silicium. Selon un mode de réalisation de la présente invention, la couche barrière à la diffusion est formée par une 10 implantation d'atomes de carbone dans le matériau isolant. Selon un mode de réalisation de la présente invention, le procédé comprend en outre, avant l'implantation, une étape de gravure d'une partie du matériau isolant pour en réduire l'épaisseur. 15 Un mode de réalisation de la présente invention prévoit en outre un dispositif comprenant un substrat semiconducteur dans lequel est définie au moins une zone isolante, comprenant une couche barrière à la diffusion qui s'étend, dans la zone isolante, au-dessus de la surface du 20 substrat semiconducteur. Un mode de réalisation de la présente invention prévoit en outre un transistor MOS formé sur un dispositif tel que ci-dessus, comprenant en outre, en surface du substrat semiconducteur et à proximité d'au moins une zone isolante, une 25 grille comprenant au moins une première couche isolante à forte constante diélectrique surmontée d'au moins une deuxième couche comprenant des atomes propre à diffuser vers la première couche. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que 30 d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, illustre un procédé de formation de transistor à grille isolée à tension de seuil 35 ajustable connu ; B11121 FR - 10-GR3-1017FRO1 6 les figures 2, 3A et 3B illustrent un problème de diffusions parasites qui perturbent l'ajustement de la tension de seuil d'un transistor à grille isolée formé par les procédés connus ; les figures 4A à 4E illustrent des résultats d'étapes d'un procédé de fabrication de tranchées d'isolement et d'un transistor MOS selon un premier mode de réalisation ; et les figures 5A à 5E illustrent des résultats d'étapes d'un procédé de fabrication de tranchées d'isolement et d'un 10 transistor MOS selon un deuxième mode de réalisation. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des composants électroniques intégrés, les diverses figures ne sont 15 pas tracées à l'échelle. Description détaillée Les inventeurs ont noté que, pendant l'étape de diffusion permettant d'ajuster la tension de seuil d'un transistor MOS tel que celui de la figure 1, des diffusions 20 parasites interviennent et provoquent des variations non désirées de cette tension de seuil. Ces diffusions parasites sont provoquées par la présence d'agents parasites à la diffusion. En particulier, la diffusion est accélérée par la présence de silicium et d'oxygène. En effet, la formation d'un 25 silicate étant thermodynamiquement favorable, les zones contenant du silicium et de l'oxygène, notamment, attirent les agents diffusants. Les figures 2, 3A et 3B illustrent une source de tels agents parasites à la diffusion. 30 Plus particulièrement, la figure 2 est une vue agrandie de la structure de la figure 1, au niveau de l'interface entre la grille isolée T et les tranchées isolantes 12. Comme cela est illustré dans cette figure, les tranchées isolantes ont en pratique une forme de cuvette aux bords 35 arrondis. Cette forme implique qu'une région de l'empilement de B11121 FR - 10-GR3-1017FRO1 7 grille se situe en regard de portions isolantes fines des tranchées 12. En figure 2 sont représentés deux axes de coupe de l'empilement de grille, les figures 3A et 3B illustrant la 5 répartition des différents matériaux de cet empilement selon ces coupes, dans le cas où la couche 16 est en un oxyde d'hafnium, la couche 18 comprend des atomes de lanthane, et le substrat 10 est en silicium. Une première coupe A1-A2 est formée verticalement en regard du bord de la tranchée isolante 12 et 10 une deuxième coupe B1-B2 est formée verticalement sur une portion de l'empilement de grille isolante 12. En figure 3A et 3B éloignée de la tranchée sont représentées les concentrations de silicium (Si), d'hafnium (Hf) et de lanthane 15 (La), le long des lignes de coupe A1-A2 et B1-B2, après l'étape de recuit permettant la diffusion du lanthane vers l'interface entre les couches 14 et 16. Comme on peut le voir dans ces courbes, la quantité de lanthane qui a diffusé à l'interface entre les couches 14 et 16 20 est plus faible au niveau de la coupe A1-A2 qu'au niveau de la coupe B1-B2. Pendant la diffusion, un grand nombre d'atomes de lanthane qui auraient dû être fixés à l'interface entre les couches 14 et 16, ont fui. La migration des atomes diffusants vers les tranchées 12 modifie la tension de seuil du transistor 25 MOS de façon non désirée. Les figures 4A à 4E, et 5A à 5E, illustrent des résultats d'étapes de deux variantes d'un procédé de fabrication d'au moins une tranchée d'isolement d'un transistor MOS, permettant de limiter les diffusions parasites décrites ci- 30 dessus. Les figures 4A à 4D et 5A à 5D sont des figures schématiques des procédés proposés ici, et les figure 4E et 5E illustrent des résultats obtenus en pratique par les deux procédés proposés ici. A l'étape illustrée en figure 4A, on part d'un 35 dispositif comprenant un substrat semiconducteur 30 sur lequel B11121 FR - 10-GR3-1017FRO1 8 est formé un masque 32 comprenant une ou plusieurs ouvertures au niveau de tranchées isolantes à définir dans le substrat. A titre d'exemple, le masque 32 peut être en nitrure de silicium (Si3N4). Une gravure a été réalisée pour définir une tranchée 34 5 dans le substrat semiconducteur 30, au niveau des ouvertures formées dans le masque 32. A l'étape illustrée en figure 4B, l'ouverture 34 a été remplie d'un matériau isolant. Le matériau 36 peut être formé par un dépôt ou par une croissance sur le substrat 30. A titre 10 d'exemple, le matériau 36 peut être un oxyde de silicium. Du fait du dépôt ou de la croissance, la surface du matériau 36 se situe au-dessus de la surface du substrat semiconducteur 30. A l'étape illustrée en figure 4C, on a réalisé une gravure de la surface supérieure du matériau isolant 36 de façon 15 que le matériau résultant 36' ait sa surface située au-dessus de la surface du substrat semiconducteur 30, mais d'une différence de niveau faible. Cette gravure peut être réalisée par tout procédé connu. A l'étape illustrée en figure 4D, on a réalisé une 20 implantation d'atomes dans le matériau 36' de façon à former une couche barrière à la diffusion, par exemple une implantation d'atomes de carbone pour former une couche en carboxyde de silicium 38 (SiOC) dans le matériau 36'. La couche 38 est parallèle à la surface du substrat 30, et est située au-dessus 25 de la surface du substrat semiconducteur 30, en limite de celui-ci. L'énergie d'implantation des atomes de carbone est ajustée de façon à obtenir cette répartition dans le matériau 36' et de façon que les atomes de carbone implantés sur la 30 partie de la structure protégée par le masque ne traversent pas le masque 32 et ne pénètrent pas dans la surface supérieure du substrat 30. En effet, l'implantation d'atomes de carbone dans le substrat semiconducteur 30 n'est de façon générale pas désirée, d'autant plus au niveau de futures zones actives de 35 transistors MOS, une telle implantation provoquant des B11121 FR - 10-GR3-1017FRO1 9 dégradations dans le fonctionnement des composants électroniques définis sur le substrat. A titre d'exemple, l'énergie d'implantation des atomes pourra être comprise entre 1 et 10 keV, et la dose d'atomes implantés (de 1013 à 1017 atomes typiquement). Ces paramètres permettent d'ajuster la profondeur d'implantation entre 10 et 100 nm. Ainsi, la réalisation des étapes des figure 4C et 4D implique une surveillance du fait que les atomes de carbone sont implantés dans le matériau 36' juste au-dessus de la surface du substrat 30 et ne sont pas implantés dans le substrat 30. On notera que l'étape de gravure décrite ci-dessus avec la figure 4C peut être optionnelle si l'épaisseur du masque 32 est suffisante pour qu'une implantation dans le matériau 36' ne provoque pas une implantation dans le substrat 30, au travers du masque 32. L'étape illustrée en figure 4E est une étape finale de réalisation d'un transistor MOS sur le substrat 30, comprenant des tranchées définies selon le procédé des figures 4A à 4D.
Après avoir réalisé une élimination du masque 32, par exemple par une gravure chimique, des couches constituant une grille isolée dont la tension de seuil peut être ajustée sont formées en surface du dispositif obtenu. Dans l'exemple représenté, la grille T formée en surface du substrat 10 est identique à la grille décrite en relation avec la figure 1, c'est-à-dire qu'elle comprend une première couche isolante d'accroche 14, une couche isolante à forte constante diélectrique 16, une couche 18 comprenant des atomes adaptés à diffuser vers l'interface entre les couches 14 et 16, une première couche conductrice 20 et une seconde couche conductrice 22. On notera que, en pratique, les tranchées isolantes ont une forme générale de cuvette dont les bords sont arrondis. Le procédé proposé ici est tout particulièrement adapté à cette configuration de tranchées. Les couches constituant la grille T s'étendent en partie sur deux tranchées 12, délimitant la région B11121 FR - 10-GR3-1017FRO1 10 de canal du transistor MOS, formées selon le procédé décrit en relation avec les figures 4A à 4D. Avantageusement, la formation des couches barrière 38 dans le matériau isolant des tranchées 12 permet de limiter les diffusions parasites. En effet, les couches barrière 38 permettent de ralentir la diffusion des atomes diffusants et de l'oxygène dans la structure (comme cela est illustré par des flèches en figure 4E), et rend la réaction chimique de formation de silicate moins favorable.
Les figures 5A à 5E illustrent des résultats d'étapes d'une variante d'un procédé de fabrication de tranchées d'isolement d'un transistor MOS, permettant de limiter les diffusions parasites. A l'étape illustrée en figure 5A, on part d'un dispositif tel que celui de la figure 4B, comprenant un substrat semiconducteur 30 sur lequel est formé un masque 32 comprenant au moins une ouverture au niveau de tranchées isolantes à définir dans le substrat 30. Une gravure a été réalisée pour définir une tranchée dans le substrat semiconducteur 30, au niveau des ouvertures dans le masque 32, et la tranchée a été remplie d'un matériau isolant 36. A l'étape illustrée en figure 5B, on a réalisé une gravure de la surface supérieure du masque 32 de façon à amincir ce masque pour n'en laisser qu'une portion inférieure 32'. Cette gravure est réalisée de façon que la surface supérieure du masque 32' soit située sous le niveau supérieur du matériau isolant 36. A l'étape illustrée en figure 5C, on a formé, sur l'ensemble de la structure de la figure 5B, un empilement de couches comprenant par exemple une première couche 40 de carbone, une deuxième couche 42 dont les atomes constituent une source d'oxygène, par exemple une couche de titane ou de nitrure de titane, et une troisième couche d'encapsulation 44, par exemple en silicium. A titre de variante, la couche 40 peut être une couche en tout matériau comprenant des atomes de carbone, B11121 FR - 10-GR3-1017FRO1 11 par exemple une couche de SiC, de SiCN, de SiOCN, de TaC, la couche 42 peut être en tout matériau comprenant des atomes d'oxygène, par exemple en oxyde de titane, en oxyde de tantale. On notera que la couche d'encapsulation 44 est optionnelle, et 5 peut également être en nitrure de silicium ou oxyde de silicium. Un recuit de la structure est ensuite réalisé. Ce recuit assure la combinaison des atomes d'oxygène présents dans la couche 42 et des atomes de carbone de la couche 40 pour former du monoxyde de carbone CO, puis la combinaison du 10 monoxyde de carbone formé avec la surface du matériau 36. La figure 5D illustre le résultat obtenu après ce recuit, les couches 40, 42 et 44 ayant été éliminées. L'élimination des couches 40, 42 et 44 peut être réalisée par toute gravure adaptée connue, par exemple une gravure chimique à 15 base de TMAH (hydroxyde de tétraméthylammonium), de N4OH (hydroxyde d'ammonium) ou encore de HF/HNO3 (acide fluorhydrique/acide nitrique). Le recuit forme, en surface du matériau 36 situé au-dessus du masque 32', une couche d'encapsulation de carboxyde de silicium (SiOC) 46. Cette couche 20 constitue une barrière aux agents parasites à la diffusion et donc à la diffusion. A l'étape illustrée en figure 5E, on a réalisé une gravure pour éliminer le masque 32', par exemple une gravure chimique. On a ensuite formé, en surface du substrat 30, une 25 grille isolée T dont la tension de seuil peut être ajustée par un recuit. La grille T formée en surface du substrat 10 est identique à la grille décrite en relation avec la figure 1, c'est-à-dire qu'elle comprend une première couche isolante d'accroche 14, une couche isolante à forte constante 30 diélectrique 16, une couche 18 comprenant des atomes adaptés à diffuser vers l'interface entre les couches 14 et 16, une première couche conductrice 20 et une seconde couche conductrice 22. Les couches constituant la grille T s'étendent en 35 partie sur deux tranchées 12 délimitant la région de canal du B11121 FR - 10-GR3-1017FRO1 12 transistor MOS, formées selon le procédé décrit en relation avec les figures 5A à 5D. Avantageusement, la formation de la couche barrière 46 en SiOC en surface du matériau isolant des tranchées 12 permet 5 de limiter les diffusions parasites (comme cela est illustré par des flèches en figure 5E). En outre, la réalisation d'une couche barrière 46 dont les bords n'atteint pas la surface du substrat semiconducteur 30 permet d'éviter que des atomes de carbone ne se propagent dans le substrat semiconducteur 30 et ne dégradent 10 la zone active du transistor MOS. Ainsi, les deux procédés proposés ici prévoient la formation, dans la partie haute de tranchées isolantes définies dans un substrat semiconducteur 30, d'une couche barrière 38/46 permettant de limiter les diffusions parasites d'atomes pendant 15 l'ajustement de la tension de seuil de ces transistors MOS. Les procédés proposés ici assurent donc une diffusion des atomes de la couche 18 vers l'interface entre les couches 14 et 16 de bonne qualité et uniforme sur toute la surface de la grille isolée. 20 Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on a décrit ici une structure de grille T de transistor MOS particulière, dont le procédé de fabrication prévoit un ajustement de la tension de 25 seuil par une diffusion d'atomes. On notera que les procédés décrits ici sont adaptés à la formation de tranchées isolantes dans le substrat en relation avec toute structure de grille de transistor MOS dont la fabrication implique une étape de diffusion et d'ajustement de la tension de seuil. 30 Divers modes de réalisation avec diverses variantes ont été décrits ci-dessus. On notera que l'homme de l'art pourra combiner divers éléments de ces divers modes de réalisation et variantes sans faire preuve d'activité inventive. En particulier, une combinaison des procédés des figures 4A à 4E et 35 5A à 5E est possible, le résultat d'un tel procédé étant B11121 FR - 10-GR3-1017FR01 13 l'obtention de tranchées isolantes comprenant simultanément une couche barrière 38 au niveau de la surface du substrat 30 dans le matériau 32 et une couche barrière 46 en surface du matériau 32.
On notera que l'on a présenté ici des procédés permettant de former une couche barrière à la diffusion (38, 46) par une implantation d'atomes de carbone dans les tranchées. On notera que l'on pourra alternativement prévoir de réaliser une implantation d'atomes de nitrure, de bore ou de phosphore dans les tranchées isolantes pour former la barrière à la diffusion.

Claims (11)

  1. REVENDICATIONS1. Procédé de définition d'au moins une zone isolante dans un substrat semiconducteur (30), comprenant une étape de formation d'une tranchée (34) dans le substrat (30) et une étape de formation d'un matériau isolant (36) dans la tranchée (34) 5 dont la surface supérieure surplombe la surface du substrat (30), caractérisé en ce que qu'il comprend une étape de formation, dans une portion du matériau isolant (36) situé au-dessus de la surface du substrat semiconducteur (30), d'une couche barrière à la diffusion (38, 46). 10
  2. 2. Procédé selon la revendication 1, comprenant une étape préliminaire de définition d'un masque (32), en surface du substrat (30), comprenant au moins une ouverture en regard de la tranchée (34).
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel 15 le matériau isolant (36) est de l'oxyde de silicium.
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche barrière à la diffusion (38, 46) est en carboxyde de silicium.
  5. 5. Procédé selon l'une quelconque des revendications 2 20 à 4, dans lequel l'étape de formation de la couche barrière à la diffusion (38) comprend une étape de dépôt d'un empilement d'une couche de carbone (40), d'une couche propre à fournir des atomes d'oxygène (42) et d'une couche d'encapsulation (44), et une étape de recuit. 25
  6. 6. Procédé selon la revendication 5, dans lequel ledit dépôt de l'empilement est précédé d'une étape de gravure du masque (32) pour en réduire l'épaisseur.
  7. 7. Procédé selon la revendication 5 ou 6, dans lequel la couche propre à fournir des atomes d'oxygène (42) est une 30 couche de nitrure de titane ou de titane, et la couche d'encapsulation (44) est une couche de silicium.
  8. 8. Procédé selon l'une quelconque des revendications 2 à 4, dans lequel la couche barrière à la diffusion (38) estB11121 FR - 10-GR3-1017FRO1 15 formée par une implantation d'atomes de carbone dans le matériau isolant (36).
  9. 9. Procédé selon la revendication 8, comprenant en outre, avant l'implantation, une étape de gravure d'une partie 5 du matériau isolant (36) pour en réduire l'épaisseur.
  10. 10. Dispositif comprenant un substrat semiconducteur (30) dans lequel est définie au moins une zone isolante (36), caractérisé en ce qu'il comprend une couche barrière à la diffusion (38, 46) qui s'étend, dans ladite zone isolante (36), 10 au-dessus de la surface du substrat semiconducteur (30).
  11. 11. Transistor MOS formé sur un dispositif selon la revendication 10, comprenant en outre, en surface du substrat semiconducteur (30) et à proximité d'au moins une zone isolante (36), une grille comprenant au moins une première couche 15 isolante à forte constante diélectrique (16) surmontée d'au moins une deuxième couche (18) comprenant des atomes propre à diffuser vers la première couche (16).
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