FR2952225A1 - Procede de formation d'un transistor mos a canal en silicium-germanium - Google Patents

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Abstract

L'invention concerne un procédé de formation de transistors MOS, comprenant les étapes suivantes : former des tranchées isolantes (42) dans un substrat de silicium (40), lesdites tranchées délimitant des premières et des secondes zones actives (TN, Tp) ; graver une portion supérieure des premières zones actives (Tp) ; épitaxier une couche de silicium-germanium (48) dans les portions gravées ; et former des grilles de transistors PMOS (52) sur les premières zones actives et des grilles de transistors NMOS (50) sur les secondes zones actives (TN), les grilles de transistors PMOS et les grilles de transistors NMOS étant constituées d'empilements métalliques (22, 24) d'épaisseurs différentes qui s'étendent sur une région isolante à forte constante diélectrique (18, 20), la profondeur de gravure et l'épaisseur de la couche de silicium-germanium étant telles que les niveaux des surfaces des grilles des transistors NMOS et des grilles des transistors PMOS sont ajustés de façon prédéterminée.

Description

B9813 - 09-GR1-294 1 PROCÉDÉ DE FORMATION D'UN TRANSISTOR MOS À CANAL EN SILICIUM- GERMANIUM Domaine de l'invention La présente invention concerne des transistors de type métal oxyde semiconducteur (MOS). Plus particulièrement, la présente invention concerne un procédé de formation de transis- tors MOS à canal en silicium-germanium. Exposé de l'art antérieur Classiquement, les transistors MOS comprennent, en surface d'un substrat semiconducteur, une grille isolée constituée d'une région isolante (oxyde de grille) surmontée d'une région conductrice. Des régions de source et de drain sont formées, dans le substrat semiconducteur, de part et d'autre de la grille. Des régions permettant l'isolement entre les différents transistors sont généralement prévues dans le substrat semiconducteur.
La région conductrice des grilles de transistors MOS est couramment en silicium polycristallin dopé ou, de plus en plus, en un métal. La formation d'une grille métallique couplée à un isolant de grille en un matériau à forte constante diélectrique, par exemple de l'oxyde d'hafnium, procure de nombreux avantages et permet notamment de réduire la taille des transis-tors MOS. La formation de telles grilles est décrite dans la B9813 - 09-GR1-294
2 publication de E.P. Gusev et al., intitulée "Advanced high-K dielectric stacks with polySi and metal gates: Recent progress and current challenges", IBM journal of research and development, 2006, vol. 50, no 4-5, pp. 387-410.
Généralement, les grilles métalliques sont constituées d'un empilement multicouche métallique s'étendant au contact d'un empilement de matériaux isolants. L'empilement métallique est de préférence différent pour les grilles de transistors à canal P et pour les grilles de transistors à canal N.
La figure 1 illustre un exemple de deux transistors MOS, l'un à canal N, l'autre à canal P, formés en surface d'un substrat de silicium. Dans un substrat de silicium 10 sont formées des zones d'isolement 12, par exemple des régions d'isolement par tranchée peu profonde (STI, de l'anglais Shallow Trench Isolation). Ces régions d'isolement sont formées en gravant, au travers d'un masque adapté, des tranchées dans le substrat de silicium 10 puis en y déposant un matériau isolant. Les zones d'isolement 12 définissent des caissons ou zones actives dans lesquelles seront formés par la suite des transistors isolés les uns des autres. En surface d'une première zone active TN est formée une grille de transistor MOS 14 à canal N et, en surface d'une seconde zone active Tp, est formée une grille de transistor MOS 16 à canal P. Dans l'exemple représenté, les grilles de transistors 14 et 16 sont constituées d'un empilement isolant, respectivement 18 et 20, en surface duquel est formé un empilement métallique, respectivement 22 et 24. Une région de silicium polycristallin dopé 26, respectivement 28, peut être prévue en surface de l'empilement métallique 22, respectivement 24, pour minimiser l'épaisseur métallique déposée, minimiser les contraintes mécaniques associées et faciliter la suite de la fabrication du dispositif, par exemple par l'utilisation d'espaceurs isolants. Dans l'exemple représenté, chacun des empilements 35 isolants 18 et 20 comprend deux couches, par exemple une couche B9813 - 09-GR1-294
3 inférieure d'oxynitrure de silicium (formant l'interface avec le substrat 10) et une couche supérieure d'oxynitrure de silicium et d'hafnium (matériau à forte constante diélectrique). L'empilement conducteur 22 peut comprendre deux couches, par exemple une couche inférieure de lanthane et une couche supérieure de nitrure de titane. L'empilement conducteur 24 peut comprendre un empilement de cinq couches, par exemple, à partir de l'empilement isolant 20, une couche d'aluminium et une couche de lanthane prises en sandwich entre des couches de nitrure de titane. Chacune de ces couches a généralement une épaisseur comprise entre quelques dixièmes de nanomètres et quelques nanomètres. Les divers matériaux utilisés pour former les grilles métalliques des transistors MOS de type N et de type P permettent d'obtenir des tensions de seuil des transistors NMOS et PMOS extrêmement proches en valeur absolue, par exemple de +0,4 V et de -0,4 V. Pour améliorer le fonctionnement des transistors MOS à canal P, on peut prévoir, pour ces transistors, un canal en silicium-germanium tandis que, de façon classique, le canal des transistors à canal N est formé dans du silicium. Ceci permet d'améliorer la précision de la tension de seuil et la rapidité des transistors à canal P. Ainsi, dans l'exemple de la figure 1, en surface du substrat de silicium 10 et sous la grille de transistor MOS 16, est prévue une couche de silicium-germanium 30. Cette couche peut être formée par épitaxie sur le substrat de silicium 10. La figure 2 est une vue en coupe agrandie d'un canal de transistor PMOS réel, formé par le procédé ci-dessus. Dans cette figure apparaissent une portion du substrat de silicium 10, deux zones d'isolement 12 délimitant une zone active Tp dans le substrat 10 et une couche de silicium-germanium 30 formée en surface de la zone active Tp. On remarque que, en pratique, la couche de silicium-germanium 30 présente une surface supérieure bombée, et donc une épaisseur non uniforme sur toute sa surface.
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4 Ce phénomène a plusieurs causes. Avant la formation par épitaxie de la couche de silicium-germanium sur le substrat de silicium, un nettoyage de la couche de silicium est nécessaire pour éliminer un film d'oxyde qui se forme inévitablement en surface du substrat de silicium. Ce nettoyage est généralement suivi d'un recuit à température élevée (par exemple à 850°C) qui fait fluer les zones actives de silicium par diffusion thermique de surface, cet effet étant d'autant plus important que les zones actives sont petites. La surface du substrat 10 n'est alors plus plane entre les régions d'isolement 12. De plus, l'épitaxie de silicium-germanium sur des petites zones actives conduit à la formation d'un film de silicium-germanium dont l'épaisseur n'est pas uniforme, l'épais- Beur de la couche de silicium-germanium étant plus importante au centre de la région 30 qu'au niveau de sa périphérie. Ce phénomène est encore amplifié si la surface de silicium n'est pas plane au début du dépôt de silicium-germanium. Ceci a l'inconvénient de provoquer des distorsions de la tension de seuil des transistors formés sur la couche de silicium-germanium. En effet, la tension de seuil du transistor formé sur un canal en silicium-germanium d'épaisseur variable varie suivant sa largeur, ce qui crée des transistors parasites au bord de la zone active et dégrade la pente sous le seuil du transistor.
De plus, en fonction de l'orientation cristallographique du substrat 10, la couche de silicium-germanium 30 peut présenter des facettes indésirables ou une forme fuselée. Un autre problème lié à la formation de transistors MOS tels que ceux décrits ci-dessus est que la surface des grilles de transistors à canal N n'est pas au même niveau que la surface des grilles de transistors à canal P. Ceci pose des problèmes lors des étapes ultérieures de photolithographie réalisées sur la structure.
B9813 - 09-GR1-294 Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé de formation de transistors MOS de type P et de type N sur un même substrat de silicium palliant tout ou partie des inconvénients des procédés connus, les transistors MOS à canal P comportant un canal en silicium-germanium. Un autre objet d'un mode de réalisation de la présente invention est d'optimiser la réalisation d'étapes de photo-10 lithographie. Ainsi, un mode de réalisation de la présente invention prévoit un procédé de formation de transistors MOS, comprenant les étapes suivantes : former des tranchées isolantes dans un substrat de silicium, les tranchées délimitant des premières et 15 des secondes zones actives ; graver, dans les premières zones actives et de façon sélective, une portion supérieure du substrat de silicium ; réaliser une épitaxie d'une couche de silicium-germanium dans les portions gravées du substrat de silicium ; et former des grilles de transistors PMOS sur les 20 premières zones actives et des grilles de transistors NMOS sur les secondes zones actives, les grilles de transistors PMOS et les grilles de transistors NMOS étant constituées d'empilements métalliques d'épaisseurs différentes qui s'étendent sur une région isolante à forte constante diélectrique, la profondeur de 25 gravure du substrat de silicium et l'épaisseur de la couche de silicium-germanium étant telles que les niveaux des surfaces des grilles des transistors NMOS et des grilles des transistors PMOS sont ajustés de façon prédéterminée. Selon un mode de réalisation de la présente invention, 30 les surfaces des grilles des transistors NMOS sont au même niveau que les surfaces des grilles des transistors PMOS. Selon un mode de réalisation de la présente invention, les grilles de transistors PMOS et les grilles de transistors NMOS comprennent des régions de silicium polycristallin dopées 35 formées sur les empilements métalliques. 5 B9813 - 09-GR1-294
6 Selon un mode de réalisation de la présente invention, la gravure du substrat de silicium et l'épitaxie de la couche de silicium-germanium sont réalisées dans un même équipement. Selon un mode de réalisation de la présente invention, la gravure du substrat de silicium et l'épitaxie de la couche de silicium-germanium sont réalisées à l'aide d'un masque formé sur les secondes zones actives. Selon un mode de réalisation de la présente invention, le procédé comprend une étape de formation de régions de source et de drain dans la couche de silicium-germanium au niveau des premières zones actives et dans le substrat de silicium au niveau des secondes zones actives. Un mode de réalisation de la présente invention prévoit en outre un dispositif comprenant un substrat de silicium dans lequel sont délimitées, par des tranchées isolantes, des premières et des secondes zones actives, une couche supérieure du substrat de silicium dans les premières zones actives étant au moins partiellement remplacée par une couche de silicium-germanium, des grilles de transistors PMOS étant formées en surface de la couche de silicium-germanium dans les premières zones actives, des grilles de transistors NMOS étant formées en surface du substrat de silicium dans les secondes zones actives, les surfaces supérieures des grilles de transistors PMOS et NMOS étant dans un même plan.
Selon un mode de réalisation de la présente invention, les grilles de transistors PMOS et les grilles de transistors NMOS sont formées d'empilements métalliques d'épaisseurs différentes qui s'étendent sur une région isolante à forte constante diélectrique.
Selon un mode de réalisation de la présente invention, les grilles de transistors PMOS et les grilles de transistors NMOS comprennent des régions de silicium polycristallin dopées formées sur les empilements métalliques.
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7 Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, illustre un exemple de transistors MOS à canal N et à canal P formés sur un même substrat de silicium ; la figure 2, précédemment décrite, est une vue en 10 coupe du canal d'un transistor PMOS classique ; et les figures 3A à 3D illustrent des résultats d'étapes d'un procédé selon un mode de réalisation de la présente invention. Par souci 15 gnés par de mêmes plus, comme cela circuits intégrés, l'échelle. Description détaillée 20 Les figures 3A à 3D illustrent des résultats d'étapes d'un mode de réalisation d'un procédé de formation de transistors MOS à canal N ou P sur un substrat de silicium, le canal des transistors PMOS étant en silicium-germanium. A l'étape illustrée en figure 3A, on part d'une 25 structure comprenant un substrat de silicium 40 dans lequel sont formées des tranchées remplies de matériau isolant 42. Les tranchées définissent des zones actives, dans l'exemple représenté une première zone TN et une seconde zone Tp destinées à recevoir, respectivement, un transistor MOS à canal N et un 30 transistor MOS à canal P. Le matériau isolant 42 remplissant les tranchées peut être de l'oxyde de silicium, du nitrure de silicium ou un empilement de ces matériaux. Un masque 44, par exemple en un matériau diélectrique résistant au procédé d'épi-taxie de silicium-germanium tel que de l'oxyde de silicium, du 35 nitrure de silicium, ou un empilement de ces matériaux, est de clarté, de mêmes éléments ont été désiréférences aux différentes figures et, de est habituel dans la les diverses figures ne représentation des sont pas tracées à B9813 - 09-GR1-294
8 formé sur la zone active TN destinée à recevoir des transistors MOS à canal N. De préférence, le substrat 40 présente une orientation cristallographique (001), mais le procédé présenté ici s'applique à des substrats de silicium présentant toute orientation souhaitée. En figure 3A et dans les figures suivantes, seules deux zones actives TN et Tp sont représentées dans le substrat 40. De façon classique, de nombreuses zones actives TN et Tp sont formées simultanément en surface du substrat 40. A l'étape illustrée en figure 3B, on a réalisé une gravure du substrat 40 dans les zones actives Tp, sélectivement par rapport aux régions d'isolement 42 et au masque 44. Ainsi, on forme des évidements 46 en surface des zones actives Tp. Les évidements 46 peuvent être obtenus par une gravure plasma, une gravure chimique sèche (par exemple CVE, de l'anglais Chemical Vapor Etching), ou encore une gravure par chimie humide, par exemple à base d'acide chlorhydrique. A l'étape illustrée en figure 3C, on a formé, par épitaxie, une couche de silicium-germanium 48 sur le substrat de silicium 40, dans les évidements 46. La couche 48 a une épais- seur calibrée de façon que les grilles de transistors PMOS formées ensuite dans les zones actives Tp aient leurs surfaces supérieures ajustées de façon prédéterminée par rapport aux surfaces supérieures des grilles de transistors NMOS formées directement sur le substrat de silicium 40, dans les zones actives TN. Par exemple, pour optimiser des étapes de photo- lithographie ultérieures, on pourra prévoir que la surface supérieure de la couche 48 soit légèrement en contrebas par rapport à la surface supérieure du substrat 40 dans les zones TN (cas où les grilles de transistors PMOS sont plus épaisses que les grilles de transistors NMOS), les surfaces supérieures des grilles de transistors NMOS et PMOMS étant alors au même niveau. A titre d'exemple d'application numérique, les évidements 46 B9813 - 09-GR1-294
9 peuvent avoir une profondeur de 15 à 30 nm et la couche 48 peut avoir une épaisseur comprise entre 5 et 20 nm. Avantageusement, la croissance par épitaxie de la couche de silicium-germanium 48 pourra être réalisée dans le même équipement que celui utilisé pour la gravure des évidements 46 à l'étape de la figure 3B. Ainsi, le dispositif n'est pas exposé à l'air et la formation d'oxyde sur le fond des évidements 46 est limitée. Le recuit sous hydrogène gazeux, habituellement utilisé pour parfaire le nettoyage d'une surface de silicium avant une épitaxie de silicium-germanium, peut donc être supprimé ou diminué en temps et/ou en température pour nettoyer le fond des évidements 46. Ceci évite l'endommagement de la surface du silicium dans le fond des évidements 46. L'épitaxie de silicium-germanium pourra être réalisée par un dépôt en phase vapeur, par exemple un dépôt de type RTCVD (de l'anglais Rapid Thermal Chemical Vapor Deposition) à l'aide d'un précurseur de silicium, par exemple du SiH4 ou du SiH2C12, d'un précurseur de germanium tel que du GeH4 et éventuellement d'un gaz de gravure tel que de l'acide chlorhydrique pour assurer la sélectivité du dépôt épitaxial. Les conditions d'épitaxie sont choisies de façon à obtenir une croissance de silicium-germanium contraint sans relaxation plastique et sans défaut cristallin préjudiciable au dispositif. Pour cela, la température de dépôt pourra être choisie suffisamment faible. A titre d'exemple, la couche de silicium-germanium 48 pourra être une couche comprenant entre 20 et 40 % de germanium, par exemple 30 % de germanium. Lors de cette épitaxie, l'environnement direct du dépôt (zones d'isolement 42 à parois quasi verticales) permet de contrôler la morphologie de la couche épitaxiée et d'obtenir une couche de silicium-germanium 48 uniforme et plane. A titre de variante, une fine couche de silicium pourra être formée par épitaxie sur la couche de silicium-germanium 48, par exemple une couche présentant une épaisseur B9813 - 09-GR1-294
10 comprise entre 0,5 et 2 nm. Cette couche peut être prévue si une stabilisation de la surface de la zone active Tp est désirée. A l'étape illustrée en figure 3D, on a éliminé la couche de masquage 44 et formé, sur les zones actives TN et Tp, des grilles de transistors MOS, respectivement 50 et 52. Des régions de source et de drain (non représentées) des transistors seront formées, par implantation de dopants, après la formation des grilles 50 et 52, dans le substrat de silicium 40 pour les transistors MOS à canal N (zones actives TN) et dans les couches de silicium-germanium 48 pour les transistors MOS à canal P (zones actives Tp). Dans l'exemple représenté, chaque grille de transistor comprend une région d'isolement inférieure 18, 20, une région intermédiaire métallique 22, 24 et une région supérieure en silicium polycristallin dopé 26, 28. Les grilles 52 de transis-tors PMOS comprennent une région intermédiaire métallique plus épaisse que la région intermédiaire métallique des grilles 50 de transistors NMOS. Selon un mode de réalisation, la différence d'épais- Beur entre ces grilles peut être ajustée par la différence de niveau entre la surface supérieure du substrat 40 au niveau des zones actives TN et la surface supérieure de la couche de silicium-germanium 48 au niveau des zones actives Tp. Ainsi, on peut prévoir que les surfaces supérieures des grilles 50 et 52 soient sensiblement au même niveau. De plus, en figure 3D, les grilles de transistors 50 et 52 ont été représentées comme ne s'étendant pas sur toute la surface des zones actives TN et Tp. On notera que ces grilles pourront s'étendre jusqu'au-dessus des zones d'isolement 42 si désiré. De préférence, les grilles s'étendront au-dessus des zones d'isolement au moins dans une direction de la surface du substrat de silicium 40. Le procédé proposé ici permet de limiter les divers effets parasites liés à la formation d'une couche de silicium- germanium en surface d'un substrat de silicium massif. En effet, B9813 - 09-GR1-294
11 il permet de préparer une surface de silicium propre et apte au dépôt épitaxial avec une meilleure planéité en diminuant les phénomènes de fluage par diffusion de surface. De plus, l'épitaxie de silicium-germanium est réalisée le long de parois en un matériau isolant, par exemple en oxyde de silicium, ce qui évite la formation de facettes ou de structures en fuseau. Ce procédé permet également que la couche de silicium-germanium soit d'épaisseur égale sur toute la zone active, ce qui permet d'obtenir des transistors dont la tension de seuil est fixe, donc sans transistors parasites sur les bords des zones actives qui dégradent la performance globale du dispositif. Enfin, de préférence, les surfaces supérieures des grilles de transistors NMOS et PMOS peuvent être au même niveau, ce qui évite les problèmes de photolithographie susmentionnés. Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, on notera que les zones d'isolement 42 pourront être de tout type connu, par exemple comprenant un matériau isolant uniquement sur leurs parois. De plus, le procédé présenté ici pourra être adapté, si désiré, pour obtenir des régions de canal de transistors NMOS et PMOS présentant des surfaces supérieures dans un même plan.

Claims (9)

  1. REVENDICATIONS1. Procédé de formation de transistors MOS, comprenant les étapes suivantes : former des tranchées isolantes (42) dans un substrat de silicium (40), lesdites tranchées délimitant des premières et 5 des secondes zones actives (TN, Tp) ; graver, dans les premières zones actives (Tp) et de façon sélective, une portion supérieure (46) du substrat de silicium ; réaliser une épitaxie d'une couche de silicium-10 germanium (48) dans les portions gravées du substrat de silicium ; et former des grilles de transistors PMOS (52) sur les premières zones actives (Tp) et des grilles de transistors NMOS (50) sur les secondes zones actives (TN), les grilles de tran- 15 sistors PMOS et les grilles de transistors NMOS étant constituées d'empilements métalliques (22, 24) d'épaisseurs différentes qui s'étendent sur une région isolante à forte constante diélectrique (18, 20), la profondeur de gravure du substrat de silicium (40) 20 et l'épaisseur de la couche de silicium-germanium (48) étant telles que les niveaux des surfaces des grilles des transistors NMOS et des grilles des transistors PMOS sont ajustés de façon prédéterminée.
  2. 2. Procédé selon la revendication 1, dans lequel les 25 surfaces des grilles des transistors NMOS (50) sont au même niveau que les surfaces des grilles des transistors PMOS (52).
  3. 3. Procédé selon la revendication 1 ou 2, dans lequel les grilles de transistors PMOS (52) et les grilles de transis-tors NMOS (50) comprennent des régions de silicium poly- 30 cristallin dopées formées sur les empilements métalliques (22, 24).
  4. 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la gravure du substrat de silicium (40) etB9813 - 09-GR1-294 13 l'épitaxie de la couche de silicium-germanium (48) sont réalisées dans un même équipement.
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la gravure du substrat de silicium (40) et l'épitaxie de la couche de silicium-germanium (48) sont réalisées à l'aide d'un masque (44) formé sur les secondes zones actives (IN).
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, comprenant une étape de formation de régions de source et de drain dans la couche de silicium-germanium (48) au niveau des premières zones actives (Tp) et dans le substrat de silicium (40) au niveau des secondes zones actives (TN).
  7. 7. Dispositif comprenant un substrat de silicium (40) dans lequel sont délimitées, par des tranchées isolantes (42), des premières et des secondes zones actives (TN, Tp), une couche supérieure du substrat de silicium dans les premières zones actives (Tp) étant au moins partiellement remplacée par une couche de silicium-germanium (48), des grilles de transistors PMOS (52) étant formées en surface de la couche de silicium- germanium (48) dans les premières zones actives (Tp), des grilles de transistors NMOS (50) étant formées en surface du substrat de silicium (40) dans les secondes zones actives (TN), les surfaces supérieures des grilles de transistors PMOS et NMOS étant dans un même plan.
  8. 8. Dispositif selon la revendication 7, dans lequel les grilles de transistors PMOS (52) et les grilles de transis-tors NMOS (50) sont formées d'empilements métalliques (22, 24) d'épaisseurs différentes qui s'étendent sur une région isolante à forte constante diélectrique (18, 20).
  9. 9. Dispositif selon la revendication 7 ou 8, dans lequel les grilles de transistors PMOS (52) et les grilles de transistors NMOS (50) comprennent des régions de silicium polycristallin dopées formées sur les empilements métalliques (22, 24).
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