KR100598331B1 - 복합 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 셀 영역의 게이트 전극과 캐패시터 전극 사이의 액티브 영역의 정션에 전계가 집중되는 것을 방지하고, 이온 주입에 의한 결함을 방지함으로써 누설 전류 증가를 방지하기 위한 것으로, 게이트 전극과 캐패시터 전극 및 소정의 하부 구조가 형성된 반도체 기판의 셀 영역을 블로킹 한 후 로직 영역에 소오스/드레인 영역을 형성하는 단계와, 상기 로직 영역과 셀 영역에 실리사이드 블로킹막을 증착하는 단계와, 상기 셀 영역의 게이트 전극과 캐패시터 전극 사이의 액티브 영역은 차단되도록 실리사이드 형성 영역을 오픈하는 단계와, 상기 로직 영역을 블로킹 한 후 셀 영역에 이온 주입하여 소오스/드레인 영역을 형성하는 단계와, 상기 로직 영역 및 셀 영역에 실리사이드막을 형성하는 단계를 포함한다.
실리사이드 블로킹 산화막, 정션, 전계 집중, 소오스/드레인
Description
도1a 내지 도1d는 종래 기술에 의한 복합 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
도2a 내지 도2e는 본 발명에 의한 복합 반도체 소자의 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 201 : 필드 산화막
202 : 게이트 절연막 203 : 다결정 실리콘
204 : LDD 영역 205 : 스페이서
206 : 로직 소오스/드레인 207 : 실리사이드 블로킹막
208 : 셀 소오스/드레인 209 : 실리사이드막
210 : 층간 절연막 211 : 메탈 콘택
212 : 메탈 라인
본 발명은 복합 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 셀 액티브 영역의 정션에 전계가 집중되는 것을 방지하고, 이온 주입에 의한 결함을 방지함으로써 누설 전류 증가를 방지하여 소자의 리프레시 특성을 향상시킬 수 있도록 하는 복합 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체소자인 로직(logic) 소자와 디램(DRAM) 소자를 개별적으로 각각 구성하였으나, 최근의 정보 통신 기술의 발달에 따라, 예를 들면 화상 처리를 행하는 반도체 디바이스에서는 메모리와 논리 회로 사이에서 고속의 데이터 전송 속도를 실현하기 위해, DRAM 디바이스와 논리 디바이스를 1 칩에 혼재하는 SoC 기술이 요구되고 있다.
SoC(System On Chip)에는 플래너(Planer) 모스 캐패시터가 집적하기에 용이한데, 플래너 모스 캐패시터는 누설 전류에 취약하여 리프레시(Refresh) 특성이 저하 되는 문제점이 있다.
특히, 게이트 전극과 캐패시터 전극 사이에 오픈되는 액티브 영역이 협소하여 이온 주입 공정에 의해 형성되는 정션이 뾰족한 형태로 되어 전계가 집중되는 문제점이 있다.
이하, 첨부한 도면을 참조하여, 상기와 같은 종래 기술에 의한 복합 반도체 소자의 제조 방법의 문제점을 더욱 상세히 설명하기로 한다.
도1a 내지 도1c는 종래 기술에 의한 복합 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 실리콘 기판(100) 상에 필드 산화막(101)을 형성하여 소자의 액티브와 필드 영역의 구분한다. 그리고, 게이트 절연막(102) 및 다결정 실리콘(103)을 증착 한 후 패터닝하여 디램 셀 영역(A)과 로직 영역(B)에 게이트 전극과 캐패시터 전극을 동시에 형성한다.
이어서, 저농도 불순물 이온 주입 공정을 진행함으로써 실리콘 기판(100)의 표면 하부에 LDD 영역(104)을 형성하고 나서, 게이트 절연 물질을 증착한 후 건식 식각 공정을 진행하여 스페이서(105)를 형성한다.
그리고 나서, 도1b에 도시된 바와 같이 소정의 이온 주입 공정을 진행함으로써 셀 영역(A)과 로직 영역(B)에 소오스/드레인 영역(106)을 형성하기 위하여 고농도 이온을 주입한 후 주입된 이온을 활성하시키기 위한 열공정을 진행한다. 이때, 다결정 실리콘층(103)은 소오스/드레인 이온 주입 공정에 의해 도핑된다. 상기의 소오스/드레인 이온 주입시 게이트 전극과 캐패시터 전극 사이의 액티브 영역에 소오스/드레인 정션이 뾰족하게 형성이 되어 정션 주위로 전계가 집중이 되는 문제점이 발생하게 된다.
그런 다음, 도1c에 도시된 바와 같이 실리사이드 블로킹막(107)을 증착하고 실리사리드 영역을 오픈한 후 게이트 전극과 캐패시터 전극 및 소오스/드레인 영역 상부에 실리사이드(108)를 형성하고 나서, 층간 절연막(109)을 증착하여 소자간 절 연을 시킨다. 그리고, 셀 영역(A)과 로직 영역(B)의 정션(106)과 연결되는 비트라인 콘택홀을 형성한 후 금속을 증착하여 메탈 콘택(110)을 형성하고, 그 상부에 메탈 라인(111)을 형성한다.
이와 같이 종래 기술에 의하면, 게이트 스페이서 건식각 공정후 소오스/드레인 이온 주입 공정시 게이트 전극과 캐패시터 전극 사이의 오픈되는 영역이 매우 좁아서, 소오스/드레인 이온 주입 공정후 형성되는 정션이 뾰족한 형태(112)로 형성되어 정션 주위로 전계가 집중될 뿐만 아니라 이온 주입에 의한 결함도 발생하게 되어 결국, 누설 전류가 증가하여 소자의 신뢰성을 저하시키는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 실리사이드 블로킹막을 이용하여 게이트 전극과 캐패시터 전극의 액티브 영역을 차단한 후 소오스/드레인 이온 주입을 함으로써 게이트 전극과 캐패시터 영역 사이에 LDD 영역만 형성하여, 뾰족한 형태의 정션 형성을 방지하고, 이온 주입에 의한 결함을 방지하여 누설 전류 증가를 방지할 수 있도록 하는 복합 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 달성하기 위한 일 측면에 따른 본 발명은 셀 영역과 로직영역으로 정의된 기판과, 상기 셀 영역에 형성된 캐패시터용 제1 전극과, 상기 셀 영역에 상기 제1 전극과 일정 간격으로 이격되도록 형성된 게이트용 제2 전극과, 상기 로직영역에 형성된 로직소자 게이트 전극용 제3 전극과, 상기 제1 및 제2 전극 사이의 상기 기판 내에 형성된 제1 불순물 이온주입영역과, 상기 제1 및 제2 전극 사이가 매립되어 상기 제1 불순물 이온주입영역을 덮도록 단층막으로 형성된 블로킹막과, 상기 제1 불순물 이온주입영역을 제외한 상기 제2 전극의 일측의 상기 기판 내에 상기 제1 불순물 이온주입영역보다 고농도로 더 깊은 프로파일을 갖도록 형성된 제2 불순물 이온주입영역과, 상기 제3 전극의 양측의 상기 기판 내에 상기 제1 불순물 이온주입영역보다 고농도로 더 깊은 프로파일을 갖도록 형성된 제3 불순물 이온주입영역을 포함하는 복합 반도체 소자를 제공한다.
또한, 상기와 같은 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역과 로직영역으로 정의된 기판을 제공하는 단계와, 상기 셀 영역에 서로 일정 간격으로 이격되도록 배치된 캐패시터용 제1 전극과 게이트용 제2 전극을 형성하는 동시에 상기 로직영역에 게이트용 제3 전극을 형성하는 단계와, 상기 셀 영역과 상기 로직영역에 대하여 제1 불순물 이온주입공정을 실시하여 상기 제1 내지 제3 전극의 양측으로 노출되는 상기 기판 내에 제1 불순물 이온주입영역을 형성하는 단계와, 상기 로직영역에 대하여 제2 불순물 이온주입공정을 실시하여 상기 제3 전극의 양측벽으로 노출되는 상기 기판 내에 제2 불순물 이온주입영역을 형성하는 단계와, 상기 셀 영역에서 상기 제1 전극과 상기 제2 전극 사이가 매립되도록 단층막으로 블로킹막을 형성하는 단계와, 상기 셀 영역에 대해 제3 불순물 이온주입공정을 실시하여 상기 블로킹막에 의해 덮혀지지 않고 상기 제2 전극의 일측으로 노출되는 상기 기판 내에 제3 불순물 이온주입영역을 형성하는 단계를 포함하는 복합 반도체 소자의 제조방법을 제공한다.
이와 같은 본 발명에 의한 복합 반도체 소자의 제조 방법에 따르면, 실리사이드 블로킹막을 이용하여 셀 영역의 게이트 전극과 캐패시터 전극 사이의 액티브 영역을 차단한 후 소오스/드레인 이온 주입을 함으로써 이온 주입에 의한 결함을 방지할 뿐만 아니라, 뾰족하게 형성되는 정션에 의한 전계 집중 현상을 방지할 수 있다. 이에 따라, 정션에서의 누설 전류 발생을 방지하여 소자의 리프레시 특성을 향상시킬 수 있게된다.
또한, 상기와 같은 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 셀 영역과 로직영역으로 정의된 기판을 제공하는 단계와, 상기 셀 영역에 서로 일정 간격으로 이격되도록 배치된 캐패시터용 제1 전극과 게이트용 제2 전극을 형성하는 동시에 상기 로직영역에 게이트용 제3 전극을 형성하는 단계와, 상기 셀 영역과 상기 로직영역에 대하여 제1 불순물 이온주입공정을 실시하여 상기 제1 내지 제3 전극의 양측으로 노출되는 상기 기판 내에 제1 불순물 이온주입영역을 형성하는 단계와, 상기 로직영역에 대하여 제2 불순물 이온주입공정을 실시하여 상기 제3 전극의 양측벽으로 노출되는 상기 기판 내에 제2 불순물 이온주입영역을 형성하는 단계와, 상기 셀 영역에서 상기 제1 전극과 상기 제2 전극 사이가 매립되도록 단층막으로 블로킹막을 형성하는 단계와, 상기 셀 영역에 대해 제3 불순물 이온주입공정을 실시하여 상기 블로킹막에 의해 덮혀지지 않고 상기 제2 전극의 일측으로 노출되는 상기 기판 내에 제3 불순물 이온주입영역을 형성하는 단계를 포함하는 복합 반도체 소자의 제조방법을 제공한다.
이와 같은 본 발명에 의한 복합 반도체 소자의 제조 방법에 따르면, 실리사이드 블로킹막을 이용하여 셀 영역의 게이트 전극과 캐패시터 전극 사이의 액티브 영역을 차단한 후 소오스/드레인 이온 주입을 함으로써 이온 주입에 의한 결함을 방지할 뿐만 아니라, 뾰족하게 형성되는 정션에 의한 전계 집중 현상을 방지할 수 있다. 이에 따라, 정션에서의 누설 전류 발생을 방지하여 소자의 리프레시 특성을 향상시킬 수 있게된다.
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이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2e는 본 발명에 의한 복합 반도체 소자의 제조 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200) 상에 필드 산화막(201)을 형성하여 소자의 액티브와 필드 영역의 구분한다. 그리고, 게이트 절연막(202) 및 다결정 실리콘(203)을 증착 한 후 패터닝하여 디램 셀 영역(A)과 로직 영역(B)에 게이트 전극과 캐패시터 전극을 동시에 형성한다.
이어서, 실리콘 기판(200) 전면에 저농도 불순물 이온 주입 공정을 진행함으로써 실리콘 기판(200)의 표면 하부에 LDD 영역(204)을 형성하고 나서, 절연 물질을 증착한 후 블랭킷 식각 공정을 진행하여 스페이서(205)를 형성한다.
그리고 나서, 도2b에 도시된 바와 같이 포토레지스트 패턴(PR)을 이용하여 셀 영역(A)을 블로킹 한 후 로직 영역에 소정의 이온 주입 공정을 진행함으로써 로직 영역(B)에 소오스/드레인 영역(206)을 형성한 후 주입된 불순물 이온을 활성화시키기 위하여 어닐링 공정을 진행한다. 이때, 다결정 실리콘층(203)은 소오스/드레인 이온 주입 공정에 의해 도핑된다.
그런 다음, 후속 실리사이드 공정시 금속 물질과 실리콘의 반응을 가로막는 산화막을 제거하기 위한 공정을 진행한 후 도2c에 도시된 바와 같이 실리사이드가 성장되지 않아야 할 영역을 블로킹하기 위하여 실리사이드 블로킹 산화막(207)을 도포한다. 이때, 게이트 전극과 캐패시터 전극 사이의 액티브 영역이 상기 블로킹 산화막(207)에 의해 블로킹된다.
상기 블로킹 산화막(207)을 도포한 후 도2d에 도시된 바와 같이 건식 식각 공정을 진행함으로써 실리사이드 성장을 시키기 위한 부분을 오픈한 후 로직 영역(B)을 포토레지스트 패턴(PR)을 이용하여 블로킹 한 후 셀 영역에 소정의 이온 주입 공정을 진행함으로써 소오스/드레인 영역(208)을 형성한다. 이때, 게이트 전극과 캐패시터 전극 사이의 액티브 영역은 블로킹 산화막에 의해 막혀 있어 이온 주입이 전혀 되지 않게 되고, 비트라인 정션에는 소오/드레인 이온 주입이 정상적으로 이루어진다.
이어서, 도2e에 도시된 바와 같이 코발트 등의 금속 물질을 증착한 후 급속 열처리 공정을 진행하여 금속 물질과 실리콘을 반응시켜 실리사이드(209)를 형성한 후 층간 절연막(210)을 증착하여 소자간 절연을 시킨다.
그리고, 셀 영역(A)과 로직 영역의 정션과 연결되는 비트라인 콘택홀을 형성한 후 금속을 증착하여 메탈 콘택(211)을 형성하고, 그 상부에 메탈 라인(212)을 형성한다.
이와 같이 본 발명은 게이트 전극과 캐패시터 전극 사이의 액티브 영역을 실리사이드 블로킹 산화막으로 차단 한 후 소오스/드레인 이온 주입 공정을 진행함으로써, 뾰족한 형태의 정션이 형성되지 않도록 하여 전계 집중 현상을 방지하고, 정션 이온 주입 결함을 방지하여 누선 전류 증가를 방지할 수 있다.
상기한 바와 같이 본 발명은 뾰족한 형태의 형성되는 정션에 의해 발생하는 전계 집중 현상을 방지할 수 있고, 셀 영역의 게이트 전극과 캐패시터 전극 사이 액티브 영역의 이온 주입에 의한 결함을 방지할 수 있다.
결국, 누설 전류 증가를 방지하여 리프레시 특성을 향상시킴으로써 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (24)
- 셀 영역과 로직영역으로 정의된 기판;상기 셀 영역에 형성된 캐패시터용 제1 전극;상기 셀 영역에 상기 제1 전극과 일정 간격으로 이격되도록 형성된 게이트용 제2 전극;상기 로직영역에 형성된 로직소자 게이트 전극용 제3 전극;상기 제1 및 제2 전극 사이의 상기 기판 내에 형성된 제1 불순물 이온주입영역;상기 제1 및 제2 전극 사이가 매립되어 상기 제1 불순물 이온주입영역을 덮도록 단층막으로 형성된 블로킹막;상기 제1 불순물 이온주입영역을 제외한 상기 제2 전극의 일측의 상기 기판 내에 상기 제1 불순물 이온주입영역보다 고농도로 더 깊은 프로파일을 갖도록 형성된 제2 불순물 이온주입영역; 및상기 제3 전극의 양측의 상기 기판 내에 상기 제1 불순물 이온주입영역보다 고농도로 더 깊은 프로파일을 갖도록 형성된 제3 불순물 이온주입영역을 포함하는 복합 반도체 소자.
- 제 1 항에 있어서,상기 제1 내지 제3 전극의 상부와, 상기 제2 및 제3 불순물 이온주입영역의 상부에 형성된 실리사이드막을 더 포함하는 복합 반도체 소자.
- 제 2 항에 있어서,상기 제1 및 제2 전극의 상부에 형성된 상기 실리사이드막은 상기 블로킹막에 의해 서로 분리된 복합 반도체 소자.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 블로킹막은 상기 제1 및 제2 전극의 높이보다 높게 형성된 복합 반도체 소자.
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- 제 4 항에 있어서,상기 블로킹막은 상기 제2 불순물 이온주입영역 형성공정시 불순물 이온이 상기 제1 및 제2 전극 사이의 상기 기판 내부로 주입되지 않도록 하는 두께를 갖도록 형성된 복합 반도체 소자.
- 제 8 항에 있어서,상기 제2 및 제3 불순물 이온주입영역은 서로 동일한 농도로 형성된 복합 반도체 소자.
- 제 9 항에 있어서,상기 제1 내지 제3 전극과 상기 기판 사이에 형성된 게이트 절연막을 더 포함하는 복합 반도체 소자.
- 제 10 항에 있어서,상기 제2 및 제3 불순물 이온주입영역 상부에 형성된 실리사이드막이 노출되도록 콘택홀이 형성된 층간 절연막;상기 콘택홀이 매립되도록 형성된 메탈 콘택; 및상기 층간 절연막 상부에 상기 메탈 콘택과 연결되도록 형성된 메탈 라인을 더 포함하는 복합 반도체 소자.
- 셀 영역과 로직영역으로 정의된 기판을 제공하는 단계;상기 셀 영역에 서로 일정 간격으로 이격되도록 배치된 캐패시터용 제1 전극과 게이트용 제2 전극을 형성하는 동시에 상기 로직영역에 게이트용 제3 전극을 형성하는 단계;상기 셀 영역과 상기 로직영역에 대하여 제1 불순물 이온주입공정을 실시하여 상기 제1 내지 제3 전극의 양측으로 노출되는 상기 기판 내에 제1 불순물 이온주입영역을 형성하는 단계;상기 로직영역에 대하여 제2 불순물 이온주입공정을 실시하여 상기 제3 전극의 양측벽으로 노출되는 상기 기판 내에 제2 불순물 이온주입영역을 형성하는 단계;상기 셀 영역에서 상기 제1 전극과 상기 제2 전극 사이가 매립되도록 단층막으로 블로킹막을 형성하는 단계; 및상기 셀 영역에 대해 제3 불순물 이온주입공정을 실시하여 상기 블로킹막에 의해 덮혀지지 않고 상기 제2 전극의 일측으로 노출되는 상기 기판 내에 제3 불순물 이온주입영역을 형성하는 단계를 포함하는 복합 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제3 불순물 이온주입영역을 형성한 후,상기 제1 내지 제3 전극의 상부와 노출되는 상기 제2 및 제3 불순물 이온주입영역의 상부에 실리사이드막을 형성하는 단계를 더 포함하는 복합 반도체 소자의 제조방법.
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- 제 13 항에 있어서,상기 제1 및 제2 전극의 상부에 형성된 상기 실리사이드막은 상기 블로킹막에 의해 서로 분리되는 복합 반도체 소자의 제조방법.
- 제 15 항에 있어서,상기 제2 및 제3 불순물 이온주입영역을 형성한 후 상기 제2 및 제3 불순물 이온주입영역에 주입된 이온을 활성화시키기 위한 열처리 공정을 실시하는 단계를 더 포함하는 복합 반도체 소자의 제조방법.
- 제 16 항에 있어서,상기 제2 및 제3 불순물 이온주입공정은 상기 제1 불순물 이온주입공정보다 높은 고농도 이온주입공정으로 실시하는 복합 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 제2 및 제3 불순물 이온주입공정은 서로 동일한 농도로 실시하는 복합 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 블로킹막은 상기 제3 불순물 이온주입공정시 불순물 이온이 상기 제1 및 제2 전극 사이의 상기 기판 내부로 주입되지 않도록 하는 두께를 갖도록 형성된 복합 반도체 소자의 제조방법.
- 제 18 항에 있어서,상기 블로킹막은 상기 제1 및 제2 전극의 높이보다 높게 형성하는 복합 반도체 소자의 제조방법.
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- 제 20 항에 있어서,상기 블로킹막은 산화막으로 이루어진 복합 반도체 소자의 제조방법.
- 제 22 항에 있어서,상기 실리사이드막을 형성하는 단계는,상기 셀 영역과 상기 로직영역의 단차를 따라 금속물질을 증착하는 단계;급속열처리공정을 실시하여 상기 금속물질과 다결정 실리콘막으로 이루어진 상기 제1 내지 제3 전극을 반응시켜 상기 실리사이드막을 형성하는 단계를 포함하는 복합 반도체 소자의 제조방법.
- 제 23 항에 있어서,상기 실리사이드막을 형성한 후,상기 셀 영역과 상기 로직영역을 덮도록 층간 절연막을 형성하는 단계;상기 제2 및 제3 불순물 이온주입영역 상에 형성된 상기 실리사이드막이 노출되도록 상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계;상기 콘택홀이 매립되는 메탈 콘택을 형성하는 단계; 및상기 층간 절연막 상부에 상기 메탈 콘택과 연결되는 메탈 라인을 형성하는 단계를 더 포함하는 복합 반도체 소자의 제조방법.
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|---|---|---|---|
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Applications Claiming Priority (1)
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| KR1020030013712A KR100598331B1 (ko) | 2003-03-05 | 2003-03-05 | 복합 반도체 소자 및 그 제조방법 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1020030013712A KR100598331B1 (ko) | 2003-03-05 | 2003-03-05 | 복합 반도체 소자 및 그 제조방법 |
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-
2003
- 2003-03-05 KR KR1020030013712A patent/KR100598331B1/ko active IP Right Grant
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| KR20040078825A (ko) | 2004-09-13 |
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