KR100529436B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100529436B1 KR100529436B1 KR10-2003-0041967A KR20030041967A KR100529436B1 KR 100529436 B1 KR100529436 B1 KR 100529436B1 KR 20030041967 A KR20030041967 A KR 20030041967A KR 100529436 B1 KR100529436 B1 KR 100529436B1
- Authority
- KR
- South Korea
- Prior art keywords
- flash memory
- memory device
- auxiliary spacer
- auxiliary
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 27
- 125000006850 spacer group Chemical group 0.000 claims abstract description 63
- 239000011229 interlayer Substances 0.000 claims abstract description 23
- 239000011800 void material Substances 0.000 claims abstract description 12
- 230000008021 deposition Effects 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 22
- 238000000151 deposition Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims description 2
- UPSOBXZLFLJAKK-UHFFFAOYSA-N ozone;tetraethyl silicate Chemical compound [O-][O+]=O.CCO[Si](OCC)(OCC)OCC UPSOBXZLFLJAKK-UHFFFAOYSA-N 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 abstract description 8
- 238000007796 conventional method Methods 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 238000003325 tomography Methods 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 보이드 생성 억제를 위한 보조 스페이서를 이용함으로써, 플래시 메모리 소자의 생산성 및 신뢰도를 증진시킬 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후 층간 절연막을 증착하여 게이트 폴리 사이에서 얇은 소자분리영역이 도입 가능한 온도 범위에서 열처리를 수행하여 플래시 메모리 소자를 제조하는 종래 기술과는 달리, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후에 다시 스페이서 주변에 임의의 경사각을 갖는 보조 스페이서를 형성하며, 그 이후에 층간 절연막을 증착하여 얇은 소자분리영역이 도입 가능한 온도 범위에서 열처리를 수행하도록 함으로써, 게이트 폴리 사이에서의 보이드 형성을 원천적으로 차단하여 플래시 메모리 소자의 생산성 및 신뢰도 향상을 실현할 수 있는 것이다.
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 게이트 폴리 사이에서의 보이드 형성을 차단함으로써 플래시 메모리 소자의 생산성 향상 및 신뢰도를 증진시키는데 적합한 플래시 메모리 소자의 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 플래시 메모리 소자의 사용이 확산 및 범용화 되어감에 따라 로직 제품에 플래시 메모리 소자를 내장하는 추세가 증가하고 있는데, 플래시 메모리 소자를 로직에 내장하기 위해서는 공정 상의 여러 가지 제한 요소가 존재한다. 일 예로서, 로직 디바이스를 위한 공정의 변화 없이 플래시 메모리 셀을 제작하기 위한 공정이 필요하다.
한편, 반도체의 가격 경쟁이 심화됨에 따라 셀 사이즈의 감소를 위한 기술 개발이 도처에서 진행되고 있으며, 셀의 크기를 줄이기 위하여 게이트 폴리 간의 간격을 감소시키는 것이 필수적으로 대두되고 있는 실정이다.
다른 한편, 플래시 메모리의 경우, 기판 상에 게이트 폴리를 형성하고, 질화막 등으로 된 스페이서를 형성한 후에 이온 주입 공정을 통해 소오스/드레인을 형성하며, 다시 기판의 전면에 층간 절연막(예를 들면, BPSG)을 증착하는 방식으로 제조한다.
이때, 단순히 증착만 하는 경우에는 BPSG의 특성상 게이트 폴리 사이에 보이드가 발생하게 된다. 따라서, 보이드 형성의 방지를 위해 일반 메모리 소자에서는 층간 절연막을 고온, 즉 800℃ 이상의 고온에서 열처리를 하고 있다.
한편 로직 제품을 제조하는 경우에는 주변회로의 특성을 향상시키기 위하여 얇은 소자분리영역을 도입한 트랜지스터를 형성하는데, 이를 위해서는 열처리 온도가 제한되기 때문에 대략 700℃ 정도의 온도에서 열처리를 하게 된다.
따라서, 종래의 방법에 따라 주변회로의 특성 향상을 위해 대략 700℃ 정도의 온도에서 층간 절연막을 열처리하는 경우, 게이트 폴리 사이에 보이드가 형성된다는 문제가 있으며, 이러한 문제는 결국 플래시 메모리 소자의 생산성 및 신뢰도를 저하시키는 주요한 요인으로 작용하고 있는 실정이다.
본 발명의 발명자는 종래 방법에 따라 700℃ 정도에서 층간 절연막을 열처리하는 방식으로 플래시 메모리 소자를 제조할 때 게이트 폴리 사이에서 보이드가 형성되는 지의 여부에 대한 실험을 실시하였으며, 그 실험 결과는 도 5 내지 도 7에 도시된 바와 같다.
즉, 도 5는 종래 방법에 따라 플래시 메모리 소자를 제조했을 때 게이트 폴리간의 간격이 0.54㎛에서 보이드가 발생한 결과를 단층 촬영한 사진이고, 도 6은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 비트라인 방향에서의 단층 촬영 사진이며, 도 7은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 워드라인 방향에서의 단층 촬영 사진이다.
도 5에 있어서, 참조번호 502는 게이트 폴리를, 504는 게이트 폴리간의 간격을, 506은 층간 절연막을, 508은 보이드를 각각 나타내고, 도 6에 있어서, 참조번호 602는 텅스턴 플러그를, 604는 보이드 내의 텅스턴 매립을 각각 나타내며, 도 7에 있어서, 참조번호 702는 보이드 내의 텅스턴 매립을 나타낸다.
도 5 내지 도 7로부터 명백한 바와 같이, 종래 방법에 따라 플래시 메모리 소자를 제조할 경우 게이트 폴리 사이에 보이드가 형성됨을 분명하게 알 수 있으며, 이러한 보이드의 형성은 결국 플래시 메모리 소자의 생산성 및 신뢰도를 저하시키게 됨을 알 수 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 보이드 생성 억제를 위한 보조 스페이서를 이용함으로써, 플래시 메모리 소자의 생산성 및 신뢰도를 증진시킬 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 플래시 메모리 소자를 제조하는 방법에 있어서, 웨이퍼 상의 소정 영역에 게이트 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 된 게이트 폴리와, 스페이서 및 소오스/드레인을 형성하는 과정과, 상기 웨이퍼의 전면에 소정 두께의 보조 스페이서 물질을 증착하는 과정과, 상기 보조 스페이서 물질의 일부를 식각함으로써, 상기 스페이서의 측벽에 임의의 경사각을 갖는 보이드 생성 억제용 보조 스페이서를 형성하는 과정과, 상기 보조 스페이서가 형성된 상기 웨이퍼의 전면에 후막의 층간 절연막을 형성하는 과정과, 상기 층간 절연막의 일부를 선택적으로 제거하여 상기 소오스/드레인에 전기적으로 접속되는 콘택을 형성하는 과정을 포함하는 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후 층간 절연막을 증착하여 게이트 폴리 사이에서 얇은 소자분리영역이 도입 가능한 온도 범위(대략 700℃ 정도)에서 열처리를 수행하여 플래시 메모리 소자를 제조하는 전술한 종래 기술과는 달리, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후에 다시 스페이서 주변에 보조 스페이서를 형성하며, 그 이후에 층간 절연막을 증착하여 얇은 소자분리영역이 도입 가능한 온도 범위(대략 700℃ 정도)에서 열처리를 수행하는 방식으로 플래시 메모리 소자를 제조한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 플래시 메모리 소자를 제조하는 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 먼저, 증착 공정, 패터닝 공정, 세정 공정 등을 순차적 또는 선택적으로 수행함으로써, N웰(104)과 P웰(106)이 형성된 웨이퍼(102)상의 소정 부분에 게이트 산화막(108), 플로팅 게이트(110), 유전체막(112) 및 컨트롤 게이트(114)로 된 게이트 폴리와 스페이서(116) 및 소오스/드레인(118)을 순차적으로 형성한다. 도 1a에 있어서, 미설명번호 119는 살리사이드를 나타낸다.
상기한 바와 같이, 웨이퍼 상에 게이트 폴리, 스페이서 및 소오스/드레인을 형성하는 것은, 전술한 종래 방법에서와 실질적으로 동일한 공정을 통해 형성할 수 있기 때문에 명세서의 간결화를 위해 여기에서의 상세한 설명은 생략한다.
다음에, 상술한 바와 같이, 웨이퍼(102) 상에 게이트 폴리, 스페이서(116) 및 소오스/드레인(118)을 형성한 후에 웨이퍼(102)의 전면에 걸쳐 보이드 생성 억제용의 보조 스페이서 물질을 증착한다. 여기에서 보조 스페이서 물질로는 수분을 포함하지 않는 절연 물질, 예를 들면 O3-TEOS, PE-TEOS 등을 이용할 수 있으며, 그 증착 두께는 500 - 4000Å, 더욱 바람직하게는 1500 - 2000Å 정도로 한다. 또한, 보조 스페이서 물질의 증착은 로직 디바이스에 영향을 미치지 않은 정도의 온도, 즉 700℃ 이하의 온도에서 진행한다.
여기에서, 보조 스페이서 물질의 최저 두께는 후속하는 공정을 통해 형성될 층간 절연막(예를 들면, BPSG)이 더 넓게 열려진 공간을 확보하기 위한 값이며, 최대 두께는 게이트 사이가 보조 스페이서 물질로 매립되어 그 열린 공간을 막아버리는 두께이다.
이어서, 이방성 건식 식각 공정을 수행하여, 보조 스페이서 물질의 일부를 제거하여 스페이서(118)의 측벽 부분에 임의의 경사각으로 보조 스페이서 물질을 잔류시킴으로써, 일 예로서 도 1b에 도시된 바와 같이, 스페이서(118)의 측벽에 임의의 경사각을 갖는 보조 스페이서(120)를 완성한다. 여기에서, 보조 스페이서 물질의 식각은 증착 두께의 대략 20 - 40%를 남기도록 식각한다.
즉, 본 발명에서는 스페이서(118)의 측벽에 보이드의 생성 억제를 위한 임의의 경사각을 갖는 제 2 의 스페이서(즉, 보조 스페이서(120))를 형성시킨다.
다시, 임의의 공정 조건을 갖는 증착 공정을 수행함으로서, 일 예로서 도 1c에 도시된 바와 같이, 보조 스페이서(120)가 형성된 웨이퍼(102)의 전면에 후막의 층간 절연막(예를 들면, BPSG)(122)을 형성한다.
마지막으로, 층간 절연막(122)을 형성한 후에 마스킹 공정, 식각 공정, 증착 공정, 화학적 기계적 연마(CMP) 공정 등을 선택적으로 수행함으로써, 일 예로서 도 1d에 도시된 바와 같이 각 전극(소오스/드레인)에 전기적으로 접속되는 콘택(124)을 형성한다.
본 발명의 발명자는 본 발명에 따라 소정 두께로 증착한 TEOS를 이용하여 보조 스페이서를 형성하고, 이후에 층간 절연막을 형성하는 실험을 실시하였으며, 그 실험 결과는 도 2 내지 도 4에 도시된 바와 같다.
도 2는 본 발명에 따라 보조 스페이서 물질을 1500Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진이고, 도 3은 본 발명에 따라 보조 스페이서 물질을 2000Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진인 것으로, 도 2 및 도 3으로부터 명백한 바와 같이, 본 발명에 따라 보조 스페이서를 이용할 경우 플래시 메모리 소자의 생산성 및 신뢰도를 저하시키는 요인으로 작용하는 보이드가 발생하지 않음을 분명하게 알 수 있다.
또한, 도 4는 본 발명에 따라 보조 스페이서를 이용하여 플래시 메모리 소자를 제조할 때 게이트 폴리간의 간격이 0.48㎛인 경우에 보이드가 발생하지 않음을 보여주는 사진인 것으로, 이를 통해서도 게이트 폴리간의 간격이 0.48㎛일 때 보이드가 발생하지 않음을 알 수 있었다.
이상 설명한 바와 같이 본 발명에 따르면, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후 층간 절연막을 증착하여 게이트 폴리 사이에서 얇은 소자분리영역이 도입 가능한 온도 범위에서 열처리를 수행하여 플래시 메모리 소자를 제조하는 전술한 종래 기술과는 달리, 게이트 폴리, 스페이서 및 소오스/드레인을 형성한 후에 다시 스페이서 주변에 임의의 경사각을 갖는 보조 스페이서를 형성하며, 그 이후에 층간 절연막을 증착하여 얇은 소자분리영역이 도입 가능한 온도 범위에서 열처리를 수행하도록 함으로써, 게이트 폴리 사이에서의 보이드 형성을 원천적으로 차단하여 플래시 메모리 소자의 생산성 및 신뢰도 향상을 실현할 수 있다.
도 1a 내지 1d는 본 발명의 바람직한 실시 예에 따라 플래시 메모리 소자를 제조하는 과정을 도시한 공정 순서도,
도 2는 본 발명에 따라 보조 스페이서 물질을 1500Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진,
도 3은 본 발명에 따라 보조 스페이서 물질을 2000Å의 두께로 형성하여 보이드의 생성 억제를 위한 보조 스페이서를 형성한 후 층간 절연막을 증착했을 때의 결과를 단층 촬영한 사진,
도 4는 본 발명에 따라 보조 스페이서를 이용하여 플래시 메모리 소자를 제조할 때 게이트 폴리간의 간격이 0.48㎛인 경우에 보이드가 발생하지 않음을 보여주는 사진,
도 5는 종래 방법에 따라 플래시 메모리 소자를 제조할 때 게이트 폴리간의 간격이 0.54㎛에서 보이드가 발생한 결과를 단층 촬영한 사진,
도 6은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 비트라인 방향에서의 단층 촬영 사진,
도 7은 도 5의 사진에 형성된 보이드에 따라 텅스턴 플러그가 매립되어 이웃하는 셀간이 단락되는 현상을 나타내는 워드라인 방향에서의 단층 촬영 사진.
Claims (7)
- 플래시 메모리 소자를 제조하는 방법에 있어서,웨이퍼 상의 소정 영역에 게이트 산화막, 플로팅 게이트, 유전체막 및 컨트롤 게이트로 된 게이트 폴리와, 스페이서 및 소오스/드레인을 형성하는 과정과,상기 웨이퍼의 전면에 소정 두께의 보조 스페이서 물질을 증착하는 과정과,상기 보조 스페이서 물질의 일부를 식각함으로써, 상기 스페이서의 측벽에 임의의 경사각을 갖는 보이드 생성 억제용 보조 스페이서를 형성하는 과정과,상기 보조 스페이서가 형성된 상기 웨이퍼의 전면에 후막의 층간 절연막을 형성하는 과정과,상기 층간 절연막의 일부를 선택적으로 제거하여 상기 소오스/드레인에 전기적으로 접속되는 콘택을 형성하는 과정을 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 보조 스페이서 물질은, 수분을 포함하지 않는 절연 물질인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 보조 스페이서 물질은, O3-TEOS인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 보조 스페이서 물질은, PE-TEOS인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 보조 스페이서 물질의 증착 두께는, 500 - 4000Å의 범위를 갖는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 보조 스페이서 물질은, 이방성 건식 식각 방식으로 식각되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 보조 스페이서는, 상기 보조 스페이서 물질의 증착 두께의 20 - 40% 범위에서 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0041967A KR100529436B1 (ko) | 2003-06-26 | 2003-06-26 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0041967A KR100529436B1 (ko) | 2003-06-26 | 2003-06-26 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050001692A KR20050001692A (ko) | 2005-01-07 |
| KR100529436B1 true KR100529436B1 (ko) | 2005-11-17 |
Family
ID=37217324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0041967A KR100529436B1 (ko) | 2003-06-26 | 2003-06-26 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100529436B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755600B1 (ko) * | 2006-04-17 | 2007-09-06 | 서종대 | 빙축열시스템용 빙축용기 |
| KR100760926B1 (ko) * | 2006-10-11 | 2007-09-21 | 동부일렉트로닉스 주식회사 | 다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및그 제조방법 |
-
2003
- 2003-06-26 KR KR10-2003-0041967A patent/KR100529436B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050001692A (ko) | 2005-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| US7629213B2 (en) | Method of manufacturing flash memory device with void between gate patterns | |
| US7888804B2 (en) | Method for forming self-aligned contacts and local interconnects simultaneously | |
| JP2010512648A (ja) | 珪化コバルトを含んだトランジスタゲート、そのトランジスタゲートを含んだ半導体装置構造、前駆構造、および製造方法 | |
| JP2001044433A (ja) | 半導体素子の製造方法 | |
| KR100348316B1 (ko) | 반도체 소자의 제조방법 | |
| KR100529436B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100807517B1 (ko) | 반도체 메모리 소자의 콘택 형성 방법 | |
| KR20050014316A (ko) | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 | |
| KR101085721B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100688059B1 (ko) | 반도체 소자 제조 방법 | |
| KR100606923B1 (ko) | 보이드 개선과 리텐션 증가를 위한 플래쉬 메모리 셀 및그 제조방법 | |
| JP2010067683A (ja) | 半導体装置およびその製造方法 | |
| KR100418090B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060134595A (ko) | 반도체 소자의 제조 방법 | |
| KR100452274B1 (ko) | 불 휘발성 메모리 셀의 게이트 전극 형성 방법 | |
| KR100598331B1 (ko) | 복합 반도체 소자 및 그 제조방법 | |
| KR100713933B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20050002985A (ko) | 반도체 소자의 제조방법 | |
| KR100379507B1 (ko) | 반도체 소자의 제조방법 | |
| KR0158905B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR20020047850A (ko) | 반도체 메모리 소자 형성방법 | |
| KR20040074389A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20080002596A (ko) | 반도체 소자의 워드 라인 스페이서 형성 방법 | |
| KR20070002516A (ko) | 반도체 소자의 랜딩 플러그 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111020 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |