KR100760926B1 - 다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및그 제조방법 - Google Patents

다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및그 제조방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 제 1 산화막, 제 1 폴리 실리콘막 및 제 1 절연막을 순차적으로 형성하는 단계; 상기 제 1 절연막 상에 구비된 포토레지스트 패턴을 이용하여 수행된 식각공정에 따라 노출된 상기 반도체 기판에 소스/드레인 영역을 형성하기 위해 도펀트를 주입(implantation)하는 단계; 상기 소스/드레인 영역 상에 제 2 산화막을 형성하기 위한 재산화(re-oxidation) 공정을 수행하는 단계; 상기 제 2 산화막 상의 양측에 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서 사이에 제 2 절연막을 충진하고 상기 소스영역 위의 제 2 절연막을 제거하는 단계; 상기 제 2 절연막이 제거된 상기 소스영역에 각각 소스 라인을 형성하는 단계; 상기 제 1 절연막을 제거한 후, 상기 제 1 스페이서에 접하는 제 2 스페이서를 형성하는 단계; 상기 소스 라인 상에 상부 실리콘 산화막을 형성하고 상기 제 2 스페이서 사이의 하측면에 하부 실리콘 산화막을 형성하는 단계; 상기 제 2 스페이서사이에 콘트롤 게이트를 형성하는 단계; 상기 콘트롤 게이트의 저항을 낮추기 위한 살리사이드(salicide) 공정을 수행하는 단계; 상기 콘트롤 게이트를 덮는 PMD(Poly Metal Dielectric layer)층을 형성하고 CMP 공정을 이용하여 평탄화하는 단계; 및 상기 PMD층과 상기 제 2 절연막을 관통하는 다수의 콘택홀에 전기전도성 재질을 충진하여 콘택을 형성하는 단계를 포함하는 비휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.
비휘발성 반도체 메모리, 스페이서, 소스라인, 비트

Description

다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및 그 제조방법{Nonvolatile Semiconductor Device to Preparing Multi Bit Cell and Fabricating Method Thereof}
도 1 내지 도 12는 본 발명의 실시예에 따라 다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치의 제조과정에 따른 단면도.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 110: 제 1 산화막
120: 제 1 폴리막 130: 제 1 절연막
140: 포토레지스트 패턴 150: 소스/드레인 영역
160: 제 2 산화막 170: 제 1 스페이서
180: 제 2 절연막 190: 소스라인
200: 제 2 스페이서 210: 상부 실리콘 산화막
220: 하부 실리콘 산화막 230: 콘트롤 게이트
240: PMD층 250: 콘택
260: 금속배선
본 발명은 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 다중 비트셀을 구비한 비휘발성 반도체 메모리 장치를 구현하기 위한 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
최근, 고집적도 비휘발성 메모리 장치들, 특히 그 중에서도 플래시 EEPROM 장치는 높은 프로그래밍 속도와 낮은 전력 소비 등의 장점을 가지므로, 디지털 카메라, PC 등과 같은 휴대용 핸디 터미널(portable handy terminal)에서의 대량 저장용 매체로서, 또는 종래의 하드 디스크 대신에 사용되고 있다.
플래시 EEPROM 장치들은, 메모리 셀 구조의 관점에서, 일반적으로 NAND 구조로 된 장치와 NOR 구조로 된 장치로 구분될 수 있다. 이들 중 집적도의 관점에서 우수한 특성이 있는 것은 NAND 구조 장치이고, 랜덤 억세스(random access) 시간 특성이 우수한 것은 NOR 구조 장치이다. NOR 구조 장치는 메모리 셀들 각각이 독립적으로 비트 라인(bit line)과 워드 라인(word line)에 연결되는 구조를 가지므로 어떤 셀의 기입 동작(writing operation)이나 독출 동작(reading operation) 동안에 해당 셀이 다른 셀들에 의해 간섭을 적게 받는 장점을 가진다.
그러나, NOR 구조 장치는 각 셀과 그에 대응하는 비트 라인 사이에 그들을 상호 연결을 위한 컨택(contact)을 필요로 하므로 집적도 관점에서, 복수 개의 셀들이 직렬로 연결된 한 개의 유니트(unit) 즉, 스트링(string)당 한 개의 컨택 만을 필요로 하는 NAND 구조 장치와 비교할 때, 단점을 가진다.
최근, 이러한 플래시 EEPROM 장치의 집적도 향상을 위해 한 개의 메모리 셀 에 다수 비트들의 데이터를 저장하는 기술로서, 다중 비트(multibit), 다중 레벨(multilevel), 또는 다중 상태(multistate) 플래시 EEPROM 기술에 대한 연구가 활발히 진행되고 있다.
본 발명은 전술한 종래 기술에서의 문제점을 해결하기 위한 것으로서, 한 개의 메모리 셀에 다중 비트를 구비한 비휘발성 반도체 메모리 장치를 제조할 수 있는 제조방법을 제공하는 데 목적이 있다.
본 발명의 다른 목적은 한 개의 메모리 셀에 다중 비트를 구비한 비휘발성 반도체 메모리 장치를 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 제 1 산화막, 제 1 폴리 실리콘막 및 제 1 절연막을 순차적으로 형성하는 단계; 상기 제 1 절연막 상에 구비된 포토레지스트 패턴을 이용하여 수행된 식각공정에 따라 노출된 상기 반도체 기판에 소스/드레인 영역을 형성하기 위해 도펀트를 주입(implantation)하는 단계; 상기 소스/드레인 영역 상에 제 2 산화막을 형성하기 위한 재산화(re-oxidation) 공정을 수행하는 단계; 상기 제 2 산화막 상의 양측에 제 1 스페이서를 형성하는 단계; 상기 제 1 스페이서 사이에 제 2 절연막을 충진하고 상기 소스영역 위의 제 2 절연막을 제거하는 단계; 상기 제 2 절연막이 제거된 상기 소스영역에 각각 소스 라인을 형성하는 단계; 상기 제 1 절연막을 제거한 후, 상기 제 1 스페이서에 접하는 제 2 스페이서를 형성하는 단계; 상기 소스 라인 상에 상부 실리콘 산화막을 형성하고 상기 제 2 스페이서 사이의 하측면에 하부 실리콘 산화막을 형성하는 단계; 상기 제 2 스페이서사이에 콘트롤 게이트를 형성하는 단계; 상기 콘트롤 게이트의 저항을 낮추기 위한 살리사이드(salicide) 공정을 수행하는 단계; 상기 콘트롤 게이트를 덮는 PMD(Poly Metal Dielectric layer)층을 형성하고 CMP 공정을 이용하여 평탄화하는 단계; 및 상기 PMD층과 상기 제 2 절연막을 관통하는 다수의 콘택홀에 전기전도성 재질을 충진하여 콘택을 형성하는 단계를 포함하는 비휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.
또한, 본 발명은 다수의 소스/드레인 영역이 형성된 반도체 기판; 상기 소스/드레인 영역의 양측 단부 상에 각각 구비된 스페이서부; 상기 소스/드레인 영역의 상측에 교대로 구비된 콘택과 소스라인; 상기 콘택과 소스라인 사이의 스페이서부에 접하여 형성된 콘트롤 게이트; 상기 소스라인 상에서 상기 콘택을 둘러싸며 형성된 PMD(Poly Metal Dielectric layer)층; 및 상기 콘택과 PMD층 상에 구비된 금속 배선층을 포함하는 비휘발성 반도체 메모리 장치에 관한 것이다.
본 발명에서 상기 제 1 산화막은 SiO2, SiON, La2O3, ZrO2 및 Al2O3 중 적어도 어느 하나의 재질로 30Å~300Å의 두께로 형성되고, 상기 제 1 폴리 실리콘막은 100Å ~ 1500Å의 두께로 형성되는 것을 특징으로 한다.
본 발명에서 상기 콘트롤 게이트의 재질은 폴리 실리콘, 텅스텐(W), 실리콘게르마늄(SiGe), 실리콘게르마늄카바이드(SiGeC), 몰리브덴(Mo), 몰리브덴실리사이드(MoSi2), 티타늄(Ti), 티타늄실리사이드(TiSi2) 및 티타늄나이트라이드(TiN) 중 선택된 적어도 하나의 재질을 이용하여, 상기 제 2 스페이서 사이에 갭필되고 에치백 공정을 통해 평탄화되어 형성되는 것을 특징으로 한다.
본 발명에서 상기 PMD층은 BPSG(Boron Phosphorus Silicate Glass) 또는 PSG(Phospho Silicate Glass)를 이용하여 형성되는 것을 특징으로 한다.
또한, 본 발명에서 상기 소스라인과 상기 콘택은 서로 주기적으로 형성되어 배열되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 1에 도시된 바와 같이 반도체 기판(100) 상에 제 1 산화막(110), 제 1 폴리막(120) 및 제 1 절연막(130)을 순차적으로 형성한다. 여기서, 제 1 산화막(110)은 SiO2, SiON, La2O3, ZrO2 또는 Al2O3 막, 또는 이들 중 적어도 두 개의 적층막으로 30Å~300Å 범위에서 성장 내지는 증착하여 형성할 수 있고, 제 1 폴리막(120)으로는 플로팅 게이트 형성을 위해 폴리 실리콘(poly-silicon)을 100 내지 1500Å 범위에서 증착하는 것이 바람직하다. 또한, 제 1 절연막(130)은 SiO2의 산화막 또는 SiN의 질화막으로 형성될 수 있다.
이어서, 도 2에 도시된 바와 같이 제 1 절연막(130) 상에 소스/드레인 영역을 정의하기 위한 포토레지스트 패턴(140)을 구비하고, 포토레지스트 패턴(140)을 이용하는 식각공정을 수행하여 반도체 기판(100) 상의 제 1 산화막(110)까지 제거하므로써 반도체 기판(100)을 노출한 후, 소스/드레인 영역(150)을 형성하기 위한 도펀트를 주입(implantation)할 수 있다. 여기서, 포토레지스트 패턴(140)을 이용하는 식각공정에 따라 제 1 산화막(110)까지 제거하지 않고 제 1 폴리막(120) 까지 식각공정을 수행하여 제 1 산화막(110)을 노출시킬 수 있다.
소스/드레인 영역(150)을 형성하기 위한 도펀트를 주입하고 세정한 후, 소스/드레인 영역(150)을 형성하기 위해 주입된 도펀트가 확산되지 않도록 1000~1100℃에서 어닐링을 수행한다.
이와 같이 어닐링을 수행한 후, 도 3에 도시된 바와 같이 소스/드레인 영역(150) 상에 제 2 산화막(160)을 형성하는 재산화(re-oxidation) 공정을 수행하여 90~110Å의 제 2 산화막(160)을 형성할 수 있다.
제 2 산화막(160)을 형성한 후, 반도체 기판(100) 위에 SiO2의 실리콘 산화막 또는 Si3N4의 실리콘 질화막을 증착하고 에치 백(etch back)하여 도 4에 도시된 바와 같이 제 1 스페이서(170)를 형성하고, 제 2 절연막(180)을 반도체 기판(100) 상에 전면 증착하여 갭필(Gap-fill)하고 에치백(Etch Back) 공정을 통해 갭필한 제 2 절연막(180)을 평탄화시키며 소스영역을 오픈하는 소스오픈 마스크(도시하지 않음)를 이용하여 식각하므로써 소스영역 위의 제 2 절연막(180)을 제거한다. 여기서, 에치백 공정대신 CMP(Chemical Mechanical Polishing) 공정을 이용하여 제 2 절연막(180)을 평탄화할 수 있다.
소스영역 위의 제 2 절연막(180)을 제거한 후, 도 5에 도시된 바와 같이 소스영역 위에 소스 라인(190)을 위한 전극 물질 예를 들어, 도핑된 폴리 실리콘을 증착하여 갭필하고 에치백 공정을 이용하여 갭필한 도핑된 폴리 실리콘을 평탄화하여 소스 라인(190)을 형성한다.
소스 라인(190)을 형성한 후, 도 6에 도시된 소정의 식각 공정을 수행하여 제 1 절연막(130)을 제거하고, 제 1 폴리막(120)을 플로팅 게이트로 형성하기 위해서 As 또는 P과 같은 n형 도펀트를 주입한다.
n형 도펀트를 주입한 후, 제 1 폴리막(120) 위에 SiO2의 실리콘 산화막 또는 Si3N4의 실리콘 질화막을 증착하고 에치 백을 수행하여, 도 7에 도시된 바와 같이 제 2 스페이서(200)를 형성한다. 이어서, 제 2 스페이서(200)가 형성된 제 1 폴리막(120)에 대해 RIE(reactive ion etching)와 같은 건식 식각을 수행하여, 도 8에 도시된 바와 같이 제 1 산화막(110)까지 식각하고 세정공정을 수행할 수 있다.
제 1 산화막(110)까지 식각한 패턴을 형성한 후, 도 9에 도시된 바와 같이 소정의 산화공정을 수행하여 소스 라인(190) 상에 상부 실리콘 산화막(210)을 형성하고 제 1 폴리막(120)과 제 1 산화막(110)까지 식각한 패턴에 대해서도 하부 실리콘 산화막(220)을 형성한다.
실리콘 산화막(210,220)을 형성한 후, 도 10에 도시된 바와 같이 콘트롤 게이트(230)를 형성하기 위해 하부 실리콘 산화막(220) 상에 폴리 실리콘, 텅스텐(W), 실리콘게르마늄(SiGe), 실리콘게르마늄카바이드(SiGeC), 몰리브덴(Mo), 몰 리브덴실리사이드(MoSi2), 티타늄(Ti), 티타늄실리사이드(TiSi2) 및 티타늄나이트라이드(TiN) 중 선택된 적어도 하나의 재질을 콘트롤 게이트 재질로서 이용하여 제 2 스페이서(200) 사이에 갭필하도록 형성할 수 있으며, 바람직하게는 폴리 실리콘으로 갭필되어 형성될 수 있다. 이와 같이 제 2 스페이서(200)사이에 갭필된 콘트롤 게이트 재질에 대해 에치백 공정을 수행하여 평탄화하므로써 콘트롤 게이트(230)를 형성할 수 있다.
콘트롤 게이트(230)를 형성한 후, 도 11에 도시된 바와 같이 콘트롤 게이트(230)의 저항을 낮추기 위해 일반적인 살리사이드(salicide) 공정, 예를 들어 Co와 TiN을 이용하여 살리사이드 공정을 수행하고 400 ~ 500℃에서 어닐링을 수행하며, BPSG(Boron Phosphorus Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등을 이용하여 PMD(Poly Metal Dielectric layer)층(240)을 형성하며 CMP 공정으로 표면을 평탄화한다.
PMD층(240)을 평탄화한 후, 소정의 포토레지스트 패턴(도시하지 않음)을 PMD층(240) 위에 형성하고 소정의 포토레지스트 패턴을 이용하여 제 2 절연막(180)까지 식각된 콘택홀을 형성한다. 이렇게 형성된 콘택홀에 대해서, 도 12에 도시된 바와 같이 예컨대 TiTaN으로 이루어진 베리어막(도시하지 않음)을 콘택홀 측벽에 형성하고 텅스텐 등을 이용하여 콘택홀에 충진하여 콘택(250)을 형성한다. 물론, 콘택(250)을 형성한 후에 CMP 공정을 수행하여 콘택(250)이 형성된 PMD층(240)을 평탄화할 수 있다.
이어서, 일반적인 CVD 또는 PVD 방법을 이용하여 콘택(250)이 형성된 PMD층(240) 상에 전기전도성 재질의 금속, 예를 들어 Al 등으로 이루어진 금속 배선층(260)을 형성한다.
따라서, 도 12에 도시된 바와 같이 콘택(250)은 소스라인(190) 사이에 구비되므로, 콘택(250)과 소스라인(190)은 서로 주기적으로 형성되어 배열된다.
이와 같이 본 발명의 실시예에 따라 하나의 메모리 셀에 예컨대, 4비트를 구비할 수 있는 비휘발성 반도체 메모리 장치를 제조할 수 있고, 갭필된 소스라인(190)을 이용하여 동작하므로 종래에 SAS(Self Aligned Source) 공정이 수행될 필요가 없게 되며, 디퓨전(diffusion) 저항이 감소하므로 소스라인(190)의 저항 또한 감소하여 셀 전류의 마진이 개선될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상기한 바와 같이 본 발명은 하나의 메모리 셀에 4비트와 같은 다중비트를 구비할 수 있는 비휘발성 반도체 메모리 장치를 제조하는 방법을 제공하여 Nor타입 비휘발성 반도체 메모리 장치에서도 집적도를 향상시킬 수 있다.

Claims (16)

  1. 반도체 기판상에 제 1 산화막, 제 1 폴리 실리콘막 및 제 1 절연막을 순차적으로 형성하는 단계;
    상기 제 1 절연막 상에 구비된 포토레지스트 패턴을 이용하여 수행된 식각공정에 따라 노출된 상기 반도체 기판에 소스/드레인 영역을 형성하기 위해 도펀트를 주입(implantation)하는 단계;
    상기 소스/드레인 영역 상에 제 2 산화막을 형성하기 위한 재산화(re-oxidation) 공정을 수행하는 단계;
    상기 제 2 산화막 상의 양측에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서 사이에 제 2 절연막을 충진하고 상기 소스영역 위의 제 2 절연막을 제거하는 단계;
    상기 제 2 절연막이 제거된 상기 소스영역에 각각 소스 라인을 형성하는 단계;
    상기 제 1 절연막을 제거한 후, 상기 제 1 스페이서에 접하는 제 2 스페이서를 형성하는 단계;
    상기 소스 라인 상에 상부 실리콘 산화막을 형성하고 상기 제 2 스페이서 사이의 하측면에 하부 실리콘 산화막을 형성하는 단계;
    상기 제 2 스페이서사이에 콘트롤 게이트를 형성하는 단계;
    상기 콘트롤 게이트의 저항을 낮추기 위한 살리사이드(salicide) 공정을 수 행하는 단계;
    상기 콘트롤 게이트를 덮는 PMD(Poly Metal Dielectric layer)층을 형성하고 CMP 공정을 이용하여 평탄화하는 단계; 및
    상기 PMD층과 상기 제 2 절연막을 관통하는 다수의 콘택홀에 전기전도성 재질을 충진하여 콘택을 형성하는 단계
    를 포함하는 비휘발성 반도체 메모리 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 PMD층과 상기 콘택 상에 금속배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화막은 SiO2, SiON, La2O3, ZrO2 및 Al2O3 중 적어도 어느 하나의 재질로 30Å~300Å의 두께로 형성되고,
    상기 제 1 폴리 실리콘막은 100Å ~ 1500Å의 두께로 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 스페이서를 양측에 형성하는 단계는
    상기 제 2 산화막 상에 실리콘 산화막 또는 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 산화막 또는 실리콘 질화막을 에치백(etch back) 하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 라인을 형성하는 단계는
    상기 제 2 절연막이 제거된 상기 소스영역에 도핑된 폴리 실리콘을 갭필(gap fill)하는 단계; 및
    상기 갭필한 도핑된 폴리 실리콘을 에치백 공정으로 평탄화하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 콘트롤 게이트를 형성하는 단계에서
    상기 콘트롤 게이트의 재질은 폴리 실리콘, 텅스텐(W), 실리콘게르마늄(SiGe), 실리콘게르마늄카바이드(SiGeC), 몰리브덴(Mo), 몰리브덴실리사이드(MoSi2), 티타늄(Ti), 티타늄실리사이드(TiSi2) 및 티타늄나이트라이드(TiN) 중 선택된 적어도 하나의 재질을 이용하여,
    상기 제 2 스페이서 사이에 갭필되고 에치백 공정을 통해 평탄화되어 형성되 는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 PMD층을 형성하는 단계에서
    상기 PMD층은 BPSG(Boron Phosphorus Silicate Glass) 또는 PSG(Phospho Silicate Glass)를 이용하여 형성되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 소스라인과 상기 콘택은 서로 주기적으로 형성되어 배열되는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 콘택을 형성하는 단계는
    상기 콘택홀 측벽에 TiTaN으로 이루어진 베리어막을 형성하는 단계; 및
    상기 베리어막을 구비한 콘택홀에 전기전도성 재질을 충진하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 소스영역 위의 제 2 절연막을 제거하는 단계는
    상기 소스영역을 오픈하는 소스오픈 마스크를 이용하여 상기 소스영역 위의 제 2 절연막을 식각하여 제거하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  11. 다수의 소스/드레인 영역이 형성된 반도체 기판;
    상기 소스/드레인 영역의 양측 단부 상에 각각 구비된 스페이서부;
    상기 소스/드레인 영역의 상측에 교대로 구비된 콘택과 소스라인;
    상기 콘택과 소스라인 사이의 스페이서부에 접하여 형성된 콘트롤 게이트;
    상기 소스라인 상에서 상기 콘택을 둘러싸며 형성된 PMD(Poly Metal Dielectric layer)층; 및
    상기 콘택과 PMD층 상에 구비된 금속 배선층
    을 포함하는 비휘발성 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 스페이서부는
    실리콘 산화막 또는 실리콘 질화막으로 일측에 형성된 제 1 스페이서;
    상기 제 1 스페이서에 접하여 실리콘 산화막 또는 실리콘 질화막으로 타측에 형성된 제 2 스페이서;
    상기 제 1 스페이서와 제 2 스페이서 아래에서 상기 제 1 스페이서와 제 2 스페이서의 폭 길이 내에 중첩하여 구비된 제 2 산화막;
    상기 제 2 산화막에 접하고 상기 제 2 스페이서 아래에 구비된 제 1 산화막;및
    상기 제 1 산화막과 상기 제 2 스페이서 사이에 구비된 폴리 실리콘막
    을 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 콘트롤 게이트 아래에 구비된 하부 실리콘 산화막; 및
    상기 소스라인 상에 구비된 상부 실리콘 산화막
    을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 콘트롤 게이트는 폴리 실리콘, 텅스텐(W), 실리콘게르마늄(SiGe), 실리콘게르마늄카바이드(SiGeC), 몰리브덴(Mo), 몰리브덴실리사이드(MoSi2), 티타늄(Ti), 티타늄실리사이드(TiSi2) 및 티타늄나이트라이드(TiN) 중 선택된 적어도 하나의 재질로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 PMD층은 BPSG(Boron Phosphorus Silicate Glass) 또는 PSG(Phospho Silicate Glass)로 이루어지는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 콘택은 외측으로 TiTaN으로 이루어진 베리어막을 더 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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