TWI479609B - 快閃記憶體之製作方法 - Google Patents

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Lu Ping Chiang
Cheng Hong Wei
Hsiu Han Liao
Cheng Kang Liao
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快閃記憶體之製作方法
本發明係有關於一種半導體元件之製作方法，特別是有關於一種快閃記憶體元件之製作方法。
半導體積體電路工業係經歷快速的成長。積體電路(IC)材料技術上的改進已製作出好幾世代的積體電路，其中每個世代均較前一世代複雜。然而，上述的發展均使製程和製造IC變得更為複雜，且為了要達成上述的進步，需要IC製程和製造上有相對應的改進。
第1A圖~第1L圖顯示一習知快閃記憶體元件之製作方法。首先，請參照第1A圖，提供一基底102，包括一陣列區104和一週邊區106，於陣列區104和週邊區106之基底102上形成閘極介電層108和閘電極110。形成一例如氧化矽之第一襯層112於基底102、閘電極110上。形成例如氮化矽組成之第一間隙壁114於陣列區104和週邊區106之閘電極110側壁之兩側。接著，進行陣列區104之源/汲之佈植。請參照第1B圖，形成一例如氮化矽組成之第二間隙壁116於陣列區104和週邊區106之閘電極110兩側之側壁上，接著進行週邊區106之源/汲極佈植。值得注意的是，第二間隙壁116有較寬的寬度，其係用來定義週邊區106之源/汲極佈植所形成週邊區106之源/汲極區之位置。後續，請參照第1C圖，進行一浸泡磷酸之步驟，移 除第一間隙壁114和第二間隙壁116。值得注意的是，此步驟會發生以下問題：浸泡磷酸之製程會造成主動區基底102的損壞，進而影響元件的表現。請參照第1D圖，沉積一例如氮化矽組成之間隙壁層118於第一襯層112上。請參照第1E圖，進行一非等向性蝕刻製程，以於閘電極110之兩側側壁形成第三間隙壁120。請參照第1F圖，順應性的沉積一例如四乙基氧化矽(TEOS)之第二襯層122於第一襯層112和第三間隙壁120上。後續，坦覆性的沉積一例如多晶矽之第一覆蓋層124於陣列區104和週邊區106之基底102上方，並覆蓋該兩區上之閘電極110。之後，進行一化學機械研磨製程，使第一覆蓋層124得到一平坦之表面，但此步驟會產生製程上的另一問題：由於陣列區104和週邊區106之閘電極110的密集度和高度存在相當大的差異，因此，在形成第一覆蓋層124於陣列區104和週邊區106之基底102上方時，該兩區的第一覆蓋層124會有相當大的高度差，因此在研磨時，會造成陣列區104和週邊區106上的第一覆蓋層124耗損速度不同，有可能在化學機械研磨之製程中損傷到週邊區106之閘電極110。
請參照第1G圖，沉積一第一硬式罩幕層126於第一覆蓋層124上，並於第一硬式罩幕層126上形成一第一光阻圖案128，用以定義出陣列區104之源/汲極接觸位置，其中第一硬式罩幕層126的材料可以為氮化矽。請參照第1H圖，根據第一光阻圖案128圖形化第一硬式罩幕層126，並以第一硬式罩幕層126為罩幕，蝕刻第一覆蓋層124和 第二襯層122。請參照第1I圖，形成一例如氮化矽所組成之第三襯層130於圖形化之第一覆蓋層124、第二襯層122和第三間隙壁120上。接著，坦覆性的沉積一例如硼矽玻璃(BPSG)之第二覆蓋層132於第三襯層130上。請參照第1J圖，進行一化學機械研磨製程，平坦化第二覆蓋層132，並使該平坦化步驟停止在圖形化之第三襯層130上。換言之，此步驟係使圖形化之第一覆蓋層124暴露。
請參照第1K圖，沉積一例如四乙基氧化矽(TEOS)之氧化物層134於圖形化之第一覆蓋層124和第二覆蓋層132上，並於氧化物層134上形成例如多晶矽之第二硬式罩幕層136。請參照第1L圖，進行一黃光微影和蝕刻製程，先圖形化第二硬式罩幕層136，再以第二硬式罩幕層136為罩幕，依序蝕刻氧化物層134、第二覆蓋層132、第三襯層130和第一襯層112，分別於陣列區104和週邊區106之閘電極110一側形成暴露基底102之接觸開口138。之後，於接觸開口中填入例如材料為鈦/氮化鈦(Ti/TiN)之阻障金屬和例如材料為鎢(W)之金屬。
由於上述製程步驟會遇到：一、浸泡磷酸之製程會造成基底或基底上其它單元的損壞，進而影響元件的表現。二、陣列區和週邊區的第一覆蓋層會有相當大的高度差，因此在研磨時，會造成陣列區和週邊區上的第一覆蓋層耗損速度不同，有可能在化學機械研磨之製程中損傷到閘電極。
本發明提供一種快閃記憶體之製作方法，包括以下步驟：提供一基底，包括一陣列區和一週邊區；形成複數個閘極於陣列區和週邊區之基底上；形成一第一襯層於上述閘極和基底上；形成一第一間隙壁於上述閘極之側壁；形成一第二襯層於第一襯層、第一間隙壁上；形成一第一覆蓋層於陣列區和週邊區之基底和上述閘極上方；圖形化第一覆蓋層，形成對準陣列區之上述閘極間區域之圖形化第一覆蓋層，以定義陣列區之源極和汲極的區域；形成一第二間隙壁於週邊區之閘極側壁；進行一週邊區之源/汲極佈植製程；形成一第二覆蓋層於上述閘極和圖形化第一覆蓋層上方；研磨第二覆蓋層；圖形化第二覆蓋層，於陣列區之圖形化第一覆蓋層上方形成陣列區之源/汲極接觸開口；移除陣列區之源/汲極接觸開口下之第二覆蓋層；移除陣列區之源/汲極接觸開口下之第一覆蓋層及第一和第二襯層；及於陣列區和週邊區之源/汲極接觸開口中填入一導電層。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
以下之描述僅是範例，但不是用來限定本發明。此外，本發明之揭示在各範例中會重複標號和和/或文字。上述之重複僅是用來簡要和清楚的描述本發明，其本身並不代表各實施範例和討論結構間的關係。
首先，請參照第2A圖和第2B圖，其中第2A圖顯示本發明一實施例半導體元件陣列區204之剖面圖，第2B圖顯示週邊區206之剖面圖，提供一基底202，包括一陣列區204和一週邊區206。在本發明一較佳實施例中，半導體元件是快閃記憶體元件，基底202為矽基底。接著，於基底202上形成閘極介電層208和閘電極210，以製作閘極212。值得注意的是，陣列區204之閘極212較週邊區206之閘極212密集，且陣列區204之閘極212的高度較週邊區206之閘極212高。後續，形成一第一襯層214於基底202和閘極212上，在本發明一實施例中，第一襯層214為氧化矽所組成。其後，形成一第一間隙壁層216於第一襯層214上，在本發明實施例中，第一間隙壁層216為氮化矽組成。
請參照第3A圖和第3B圖，同樣的，第3A圖顯示本發明一實施例半導體元件陣列區204之剖面圖，第3B圖顯示週邊區206之剖面圖，進行一非等向性蝕刻製程，形成第一間隙壁218於閘極212兩側之側壁上。接著，進行輕摻雜汲極(LDD)佈植和陣列區204之源/汲極佈植製程。請參照第4A圖和第4B圖，順應性的沉積一第二襯層220於第一間隙壁218和第一襯層214上，在本發明一實施例中，第二襯層220為四乙基氧化矽(TEOS)所組成，其厚度例如為50埃~150埃。接著，坦覆性的沉積一第一覆蓋層222於第二襯層220上，在本發明一實施例中，第一覆蓋層222為多晶矽，第一覆蓋層222之厚度需大於陣列區204之閘極212的高度。請參照第5A圖和第5B圖，對第一覆蓋層222進行一化學機械研磨製程，使研磨後之第一覆蓋層222得到平坦的表面，在本發明一實施例中，研磨後之第一覆蓋層222的厚度約為4000埃~5000埃。請參照第6A圖和第6B圖，沉積一第一硬式罩幕層224於第一覆蓋層222，在本發明一實施例中，第一硬式罩幕層224為氮化矽所組成。請參照第7A圖和第7B圖，進行一黃光微影和蝕刻製程，對第一硬式罩幕層224進行圖形化步驟，使圖形化第一硬式罩幕層224a大體上對準陣列區204之閘極212間的區域。
請參照第8A圖和第8B圖，其中第8A圖顯示本發明一實施例半導體元件陣列區204之剖面圖，第8B圖顯示週邊區206之剖面圖，在第8A~8B圖中，本實施例係以圖形化之第一硬式罩幕層224為罩幕，蝕刻第一覆蓋層222，形成圖形化第一覆蓋層226，以定義出源極和汲極之區域。後續，移除第一硬式罩幕層224。請參照第9A圖和第9B圖，同樣的，第9A圖顯示本發明一實施例半導體元件陣列區204之剖面圖，第9B圖顯示週邊區206之剖面圖，坦覆性的沉積一第二間隙壁層228於第二襯層220和圖形化第一覆蓋層226上，在本發明一實施例中，第二間隙壁層228是氮化矽所組成，第二間隙壁層228之厚度為700埃~1100埃。請參照第10A和10B圖，對第二間隙壁層228進行一非等向性蝕刻製程，於週邊區206之閘極212兩側形成一第二間隙壁230，其目的是要定義出週邊區206之閘極212兩側之第二間隙壁230的寬度，供後續佈植製程佈植於週邊區206形成源/汲極區。值得注意的是，本步驟非等向性蝕刻製程可採用對氮化矽和氧化矽有高選擇比之蝕刻製程，以使對第二間隙壁層228之蝕刻可停止在TEOS所組成之第二襯層220上。此外，本實施例不需使用濕蝕刻製程移除第二間隙壁230，因此不會對主動區之基底202造成損傷。後續，進行一週邊區206之源/汲極佈植製程。
請參照第11A和11B圖，順應性的沉積一阻障層232層於陣列區204之圖形化第一覆蓋層226和第二間隙壁230上，和週邊區206之閘極212上方，在本發明一實施例中，阻障層232是氮化矽所組成，阻障層232之厚度可約為150埃~250埃。請參照第12A和12B圖，坦覆性的沉積一第二覆蓋層234於阻障層232上，在本發明一實施例中，第二覆蓋層234是硼矽玻璃(BPSG)所組成。值得注意的是，由於陣列區204之閘極212高度和週邊區206之閘極212高度相差很大，因此，會造成第二覆蓋層234於陣列區204和週邊區206產生高度差，造成後續化學機械研磨的問題。因此，本實施例特別形成一光阻罩幕(未繪示)遮擋陣列區204以外之區域，特別對陣列區204之第二覆蓋層234進行回蝕刻製程，以減小第二覆蓋層234於陣列區204和週邊區206之高度差，如第13A和13B圖所示。後續，請參照第14A和14B圖，對第二覆蓋層234進行一化學機械研磨製程，以得到一平坦之表面。在本發明一實施例中，研磨後之第二覆蓋層234的厚度約為6000埃~8000埃。
請參照第15A和15B圖，形成一第二硬式罩幕層236於第二覆蓋層234上，並進行一黃光微影製程，圖形化第二硬式罩幕層236，接著以圖形化第二硬式罩幕層236為罩幕，蝕刻第二覆蓋層234，形成源/汲極接觸開口238。值得注意的是，本實施例在打開源/汲極接觸開口238時，因蝕刻製程窗的考量，採用多段蝕刻製程。請參照第15A和15B圖，本實施例在形成源/汲極接觸開口238時，可採用對硼矽玻璃(BPSG)和氮化矽有高選擇比之製程，使源/汲極接觸開口238之蝕刻停止在阻障層232上。接下來，請參照第16A和16B圖，進行一蝕刻製程，移除源/汲極接觸開口238下的阻障層232，上述蝕刻製程會停止在第一覆蓋層226上。請參照第17A和17B圖，進行另一蝕刻製程，移除源/汲極接觸開口238下的第一覆蓋層222，上述蝕刻製程會停止在第二襯層220上。請參照第18A和18B圖，再進行一蝕刻製程，移除源/汲極接觸開口238下的第二襯層220和第一襯層214，上述蝕刻製程會停止在基底202上。之後，於接觸開口中填入例如材料為鈦/氮化鈦(Ti/TiN)之阻障金屬和例如材料為鎢(W)之金屬(未繪示)。
在習知的快閃記憶體製程中，原本在形成氮化矽之第一間隙壁之後，即要進行週邊區之離子佈植製程(如第1A圖所示)，但因為週邊區之離子佈植製程與閘極相隔較遠之距離，所以習知技術多形成一第二間隙壁，使閘極的側壁加厚，才進行週邊區之離子佈植製程(如第1B圖所示)。在完成週邊區的離子佈植製程之後，為了要在後續步驟於閘極和閘極間形成源極接觸開口，但此時陣列區之閘極與閘極間填滿了氮化矽層，因此，要進行一浸泡熱磷酸之製程，移除所有的氮化矽間隙壁(如第1D圖所示)。之後，形成新的氮化矽層，後續再進行蝕刻製程，以得到所需的間隙壁層之寬度(如第1D和第1E圖)所示。
相較之下，本發明實施例之製程在蝕刻氮化矽之第二間隙壁層之時即得到週邊區所需的第二間隙壁厚度(如第10A和第10B圖所示)，之後即進行週邊區之離子佈植製程。因此，本發明實施例之製程不需如習知製程般，重新形成間隙壁層，再蝕刻出所需之厚度。值得注意的是，在此時本發明陣列區已形成好源極接觸開口，所以不需如習知製程般，為了要形成陣列區之源極接觸開口，使用熱磷酸移除間隙壁層，之後再重新形成間隙壁。根據上述，本發明實施例之製程可避免使用的熱磷酸移除氮化矽之製程。
根據上述，本發明快閃記憶體元件之製造方法相較於習知技術至少具有以下優點：一、本發明不需使用浸泡磷酸之製程移除閘極間隙壁，因此不會造成主動區基底的損壞，進而影響元件的表現。二、本發明係在第二覆蓋層之化學機械研磨製程前，進行一回蝕刻製程，以減少陣列區和週邊區的第二覆蓋層的高度差，增加化學機械研磨之製程窗。三、本發明在形成陣列區之源/汲極接觸開口時，使用多段蝕刻製程，以增加蝕刻製程之製程窗。
雖然本發明已揭露較佳實施例如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
102．．．基底
104．．．陣列區
106．．．週邊區
108．．．閘極介電層
110．．．閘電極
112．．．第一襯層
114．．．第一間隙壁
116．．．第二間隙壁
118．．．間隙壁層
120．．．第三間隙壁
122．．．第二襯層
124．．．第一覆蓋層
126．．．第一硬式罩幕層
128．．．第一光阻圖案
130．．．第三襯層
132．．．第二覆蓋層
134．．．氧化物層
136．．．第二硬式罩幕層
138．．．源極接觸開口
202．．．基底
204．．．陣列區
206．．．週邊區
208．．．閘極介電層
210．．．閘電極
212．．．閘極
214．．．第一襯層
216．．．第一間隙壁層
218．．．第一間隙壁
220．．．第二襯層
222．．．第一覆蓋層
224．．．第一硬式罩幕層
224a．．．圖形化第一硬式罩幕
226．．．第一覆蓋層
228．．．第二間隙壁層
230．．．第二間隙壁
232．．．阻障層
234．．．第二覆蓋層
236．．．第二硬式罩幕層
238．．．源/汲極接觸開口
第1A圖~第1L圖顯示一習知快閃記憶體元件之製作方法。
第2A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第2B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第3A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第3B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第4A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第4B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第5A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第5B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第6A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第6B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第7A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第7B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第8A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第8B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第9A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第9B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第10A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第10B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第11A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第11B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第12A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第12B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第13A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第13B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第14A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第14B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第15A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第15B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第16A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第16B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第17A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第17B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
第18A圖顯示本發明一實施例半導體元件陣列區之剖面圖。
第18B圖顯示本發明一實施例半導體元件週邊區之剖面圖。
202‧‧‧基底
204‧‧‧陣列區
208‧‧‧閘極介電層
210‧‧‧閘電極
212‧‧‧閘極
214‧‧‧第一襯層
220‧‧‧第二襯層
226‧‧‧第一覆蓋層
230‧‧‧第二間隙壁
232‧‧‧阻障層
234‧‧‧第二覆蓋層

Claims (10)

  1. 一種快閃記憶體之製作方法，包括：提供一基底，包括一陣列區和一週邊區；形成複數個閘極於該陣列區和該週邊區之基底上；形成一第一間隙壁於該陣列區和該週邊區之閘極側壁；形成一第一覆蓋層於該陣列區和該週邊區之基底和該些閘極上方；圖形化該第一覆蓋層，形成對準該陣列區之該些閘極間區域之圖形化第一覆蓋層，以定義該陣列區之源極和汲極之區域；形成一第二間隙壁於該週邊區之閘極側壁；形成一第二覆蓋層於該些閘極和該圖形化第一覆蓋層上方；圖形化該第二覆蓋層，於該陣列區之該圖形化第一覆蓋層上形成一陣列區之源/汲極接觸開口；及移除該陣列區之源/汲極接觸開口下之第一覆蓋層。
  2. 如申請專利範圍第1項所述之快閃記憶體之製作方法，其中在圖形化該第二覆蓋層之前，尚包括對該第二覆蓋層進行一研磨製程。
  3. 如申請專利範圍第2項所述之快閃記憶體之製作方法，其中在對該第二覆蓋層進行研磨製程之前，尚包括回蝕刻該陣列區上方之部分第二覆蓋層。
  4. 如申請專利範圍第1項所述之快閃記憶體之製作方法，其中該第一覆蓋層是一多晶矽層。
  5. 如申請專利範圍第1項所述之快閃記憶體之製作方法，其中該第二覆蓋層是一硼矽玻璃層。
  6. 如申請專利範圍第1項所述之快閃記憶體之製作方法，其中該第一和第二間隙壁是氮化矽所組成。
  7. 一種快閃記憶體之製作方法，包括：提供一基底，包括一陣列區和一週邊區；形成複數個閘極於該陣列區和該週邊區之基底上；形成一第一襯層於該些閘極和該基底上；形成一第一間隙壁於該些閘極之側壁；形成一第二襯層於該第一襯層、該第一間隙壁上；形成一第一覆蓋層於該陣列區和該週邊區之基底和該些閘極上方；圖形化該第一覆蓋層，形成對準該陣列區之該些閘極間區域之圖形化第一覆蓋層，以定義該陣列區之源極和汲極之區域；形成一第二間隙壁於該週邊區之閘極側壁；進行一該週邊區之源/汲極佈植製程；形成一第二覆蓋層於該些閘極和該圖形化第一覆蓋層上方；研磨該第二覆蓋層；圖形化該第二覆蓋層，於該陣列區之該圖形化第一覆蓋層上方形成一陣列區之源/汲極接觸開口；移除該陣列區之源/汲極接觸開口下之第二覆蓋層；移除該陣列區之源/汲極接觸開口下之第一覆蓋層、第一和第二襯層；及於該陣列區和該週邊區之源/汲極接觸開口中填入一金屬層。
  8. 如申請專利範圍第7項所述之快閃記憶體之製作方法，其中在對該第二覆蓋層進行研磨製程之前，尚包括回蝕刻該陣列區上方之部分第二覆蓋層。
  9. 如申請專利範圍第7項所述之快閃記憶體之製作方法，其中該第一覆蓋層是一多晶矽層。
  10. 如申請專利範圍第7項所述之快閃記憶體之製作方法，其中該第二覆蓋層是一硼矽玻璃層。
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