KR101002011B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판의 활성 영역에는 터널 절연막과 도전막을 형성하고 소자 분리 영역에는 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 상부와, 상기 도전막의 상부 및 측면에 제1 폴리머막을 형성하는 단계와, 상기 제1 폴리머막에 대해 제1 식각 공정을 실시하여 상기 도전막의 측면에 형성된 상기 제1 폴리머막만을 잔류시켜 제1 스페이서를 형성하되, 상기 제1 스페이서 사이에서 노출되는 상기 소자 분리막 상부 일부가 제거되는 단계와, 상기 소자 분리막 상부와 상기 도전막의 상부 및 상기 제1 스페이서 상에 제2 폴리머막을 형성하는 단계와, 상기 제2 폴리머막에 대해 제2 식각 공정을 실시하여 상기 도전막의 측면에 상기 제1 스페이서와 잔여하는 상기 제2 폴리머막으로 이루어진 제2 스페이서를 형성하되, 상기 제2 스페이서 사이의 상기 소자 분리막 상부 일부가 더욱 제거되는 단계 및 상기 제2 스페이서를 제거하는 단계를 포함하기 때문에, 커플링비를 최대로 할 수 있는 높이로 형성된 소자 분리막 상부의 중앙부만 선택적으로 높이를 낮춰 형성할 수 있다.
소자 분리막, 폴리머막, 스페이서, 커플링비
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 상세하게는 반도체 기판의 소자 분리 영역에 STI(Shallow Trench Isolation) 공정을 적용하여 소자 분리막을 형성할 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 절연막이 형성되는 소자 분리막을 포함한다. 특히 반도체 장치가 고집적화되고 선폭이 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리막의 축소에 대한 연구가 활발히 진행되고 있다. 소자 분리막의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후공정 단계의 공정 마진을 좌우하게 되기 때문이다.
이러한 소자 분리막 형성 공정 중 하나인 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 물질, 예를 들면 질화막을 형성한다. 그리고 질화막을 하드 마스크(hardmask) 패턴으로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이때, 한번에 트렌치를 갭필하는 것이 어렵기 때문에 2회 이상 반복적으로 갭필 공정을 실시하여 트렌치를 완전히 갭필한다. 이후에 상부에 형성된 절연 물질에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 제거함으로써 트렌치에 소자 분리막이 형성된다. 한편, 플래시 메모리 소자에서는 반도체 기판상에 터널 절연막과 플로팅 게이트를 형성한 뒤 트렌치를 형성할 수도 있다. 이후 공정은 동일하다.
이렇게 형성된 소자 분리막은 상부 일부를 제거하여 소자 분리막의 높이를 조절하는 EFH(Effective Fox Height) 조절 공정을 실시한다. 이러한 EFH 조절 공정은 특히 플래시 메모리 소자의 특성에 큰 영향을 미치는데, 이를 하기에서 상세하게 설명한다.
도 3은 통상적인 플래시 메모리 소자의 단면을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 3을 참조하면, 플래시 메모리 소자의 사이클링 특성에 영향을 주는 커플링 비(coupling raio)는 플로팅 게이트(306)와 콘트롤 게이트(312) 사이의 유전체막(310)의 넓이에 따라 결정된다. 그런데, 플로팅 게이트(306)와 접하는 소자 분리막(308)의 높이 조절시 공정 편차가 가장 크기 때문에 결국 플로팅 게이트(306)와 콘트롤 게이트(312) 사이의 유전체막(310)의 넓이는 소자 분리막(308)의 높이에 따 라 영향을 받게 된다. 일반적으로, 소자 분리막(308)의 높이를 낮출수록 플로팅 게이트(306)와 콘트롤 게이트(312) 사이의 유전체막(310)의 넓이가 증가하여 커플링 비가 증가할 수 있다.
그런데, 소자 분리막(308)의 높이를 과도하게 낮추면 터널 절연막(304) 및 반도체 기판(302)의 활성 영역과 콘트롤 게이트(312) 사이의 거리(도면부호 a)가 가까워질 수 있다. 이에 따라 플래시 메모리 소자를 제조한 뒤 이를 평가하기 위한 사이클링 평가시 고전압이 인가되는 소거 및 프로그램 동작이 반복됨으로 인하여 터널 절연막(302)과 콘트롤 게이트(312) 사이의 소자 분리막(308) 특성이 열화될 수 있다. 이에 따라 사이클링 문턱 전압 변동이 발생할 수 있기 때문에, 터널 절연막(302)과 콘트롤 게이트(312) 사이의 거리(도면부호 a)를 적절하게 확보하는 것이 중요하다.
또한, 터널 절연막(302)과 콘트롤 게이트(312) 사이의 거리(도면부호 a)뿐만 아니라 이들 사이에 형성되는 유전체막(310)의 형상 또한 반도체 소자의 특성을 좌우할 수 있다. 즉, 터널 절연막(302)과 콘트롤 게이트(312) 사이에 형성된 모서리 부분(도면 부호 b)의 유전체막(310)의 형상이 뾰족하게 형성된다면 모서리 부분(도면 부호 b)의 유전체막(310)에 전계가 집중되어 열화 현상이 심해질 수 있다.
그리고, 플래시 메모리 소자의 크기가 축소됨에 따라 스트링 구조로 형성되는 워드 라인 사이의 간격 또한 점차 줄어들고 있다. 이에 따라 전도체인 인접한 플로팅 게이트(306) 사이에 절연체인 소자 분리막(308)이 형성되기 때문에 구조적으로 인접한 플로팅 게이트(306) 사이에 가상의 간섭 캐패시터(interference capacitor)가 형성된다. 이러한 간섭 캐패시터는 하나의 플로팅 게이트(306)를 프로그램할 때 인접한 플로팅 게이트(306)의 전하량 변화를 유발하여 원하지 않는 프로그램 동작이 실시되는 프로그램 디스터번스(program disturbance)를 유발하게 된다. 이러한 문제를 해결하기 위하여, 소자 분리막(308)의 높이를 플로팅 게이트(306)보다 낮게 형성하여 콘트롤 게이트(312)를 플로팅 게이트(306)보다 낮게 형성하면 이러한 간섭 캐패시터는 소자 분리막(304) 사이에 형성되어 플로팅 게이트(306) 사이에서 간섭 캐패시터가 형성되는 것을 방지할 수 있다.
이와 같이, 소자 분리막의 높이를 낮추면 커플링 비가 증가하고 간섭 캐패시터로 인한 문제를 해결할 수 있으나 사이클링 특성이 열화될 수 있다. 또한, 소자 분리막의 높이를 높이면 사이클링 특성이 향상되지만 커플링 비가 감소하고 간섭 캐패시터로 인한 문제가 발생할 수 있다. 따라서, 소자 분리막의 높이에 따라 영향을 받는 플래시 메모리 소자의 여러 특성을 동시에 향상시키는 것이 어렵게 된다.
이러한 문제점들은 반도체 소자의 제조 공정이 미세해짐에 따라 더욱 심화될 수 있다. 따라서, 플로팅 게이트 사이의 거리가 급격하게 좁아짐에 따라 소자 분리막의 높이를 조절하는 공정이 더욱 어려워질 수 있다.
본 발명은 커플링비를 최대로 할 수 있는 높이로 소자 분리막을 형성한 뒤 소자 분리막과 플로팅 게이트 상에 폴리머막을 형성하고 폴리머막에 대한 전면 식각 공정을 실시하면서 소자 분리막 상부의 중앙부만 선택적으로 제거할 수 있다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 활성 영역에는 터널 절연막과 도전막을 형성하고 소자 분리 영역에는 소자 분리막을 형성하는 단계와, 상기 소자 분리막의 상부와, 상기 도전막의 상부 및 측면에 제1 폴리머막을 형성하는 단계와, 상기 제1 폴리머막에 대해 제1 식각 공정을 실시하여 상기 도전막의 측면에 형성된 상기 제1 폴리머막만을 잔류시켜 제1 스페이서를 형성하되, 상기 제1 스페이서 사이에서 노출되는 상기 소자 분리막 상부 일부가 제거되는 단계와, 상기 소자 분리막 상부와 상기 도전막의 상부 및 상기 제1 스페이서 상에 제2 폴리머막을 형성하는 단계와, 상기 제2 폴리머막에 대해 제2 식각 공정을 실시하여 상기 도전막의 측면에 상기 제1 스페이서와 잔여하는 상기 제2 폴리머막으로 이루어진 제2 스페이서를 형성하되, 상기 제2 스페이서 사이의 상기 소자 분리막 상부 일부가 더욱 제거되는 단계 및 상기 제2 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 폴리머막은 식각 장비에서 카본(C)과 플루오르(F)를 포함하는 플루오르 카본 가스와 HBr 가스 및 Cl 가스를 모두 포함하는 가스로 형성할 수 있다. 상기 제1 폴리머막을 형성할 때 O2 가스와 Ar 가스를 더욱 추가할 수 있다. 상기 제1 폴리머막은 50∼250Å 두께로 형성될 수 있다. 상기 제1 식각 공정은 산화막을 식각할 수 있는 식각 가스로 실시할 수 있다. 상기 식각 가스로서 카본과 플루오르가 포함된 플루오르 카본 가스, 카본과 수소 및 플루오르가 포함된 플루오르 하이드로 카본 가스, 및 Cl 가스 중 적어도 어느 하나의 가스를 이용할 수 있다. 상기 제2 폴리머막은 상기 제1 폴리머막보다 얇게 형성될 수 있다. 상기 제2 식각 공정은 습식 식각으로 실시할 수 있다. 상기 제2 스페이서는 O2 트리트먼트 공정으로 제거할 수 있다. 상기 제2 스페이서를 제거한 뒤 세정 공정을 실시하는 단계를 더욱 포함할 수 있다. 상기 세정 공정으로 상기 소자 분리막 상부의 주변부가 일부 제거될 수 있다.
본 발명은 커플링비를 최대로 할 수 있는 높이로 형성된 소자 분리막 상부의 중앙부만 선택적으로 높이를 낮춰 형성할 수 있기 때문에, 커플링비는 최대로 하되 터널 절연막과 콘트롤 게이트 사이의 거리를 확보함으로써 사이클링 특성을 향상시킬 수 있으며 동시에 플로팅 게이트 사이에 형성되는 컨트롤 게이트의 양을 최대로 하여 간섭 캐패시턴스를 최소로 할 수 있다. 이에 따라 반도체 소자의 성능을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다. 또한, 도 2는 본 발명에 따라 형성된 반도체 소자를 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지 스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 소자 중 예를 들어 플래시 소자를 제조하기 위하여, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상으로 인하여 전자를 통과시킬 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 저장된 전하가 방출될 수 있다. 즉, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 터널 절연막(104) 상부의 도전막(106)으로 전자가 이동하고, 소거 동작시에는 도전막(106)에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 도전막(106) 상에 반도체 기판(102)의 소자 분리 영역이 오픈되도록 마스크 패턴(도시하지 않음)을 형성한다. 그리고, 마스크 패턴(도시하지 않음)을 이용한 식각 공정으로 도전막(106), 터널 절연막(104) 및 반도체 기판(102)의 소자 분리 영역을 식각하여 트렌치(도면부호 T)를 형성한다. 이때, 형성되는 트렌치(도면부호 T)는 하부로 갈수록 폭이 좁게 형성될 수 있다. 이로써, 반도체 기판(102)의 소자 분리 영역에는 트렌치(도면부호 T)가 형성되고 트렌치(도면 부호 T) 양측에는 활성 영역이 한정된다. 이후에, 마스크 패턴(도시하지 않음)을 제거한다.
도 1c를 참조하면, 트렌치(도면부호 T; 도 1b 참조)를 포함하는 반도체 기판(102) 상에 절연막을 형성한다. 절연막은 도전막(106)보다 높게 형성하여 트렌치(도면부호 T; 도 1b 참조)를 절연막으로 갭필(gap fill)하는 것이 바람직하다. 절연막은 산화막으로 형성하는 것이 바람직하다. 그리고, 도전막(106)이 노출될 때까지 절연막 상부에 대해 화학기계연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 이로써, 소자 분리 영역에 형성된 트렌치(도면부호 T; 도 1b 참조)에 소자 분리막(108)이 형성된다.
이후에, 소자 분리막(108) 상부에 대해 식각 공정을 실시하여 소자 분리막(108)의 높이를 낮추는 유효 소자 분리막 높이(Effective Field Height; EFH) 조절 공정을 실시한다. 이때, 소자 분리막(108)의 상부는 터널 절연막(104) 상부에 위치하도록 소자 분리막(108)의 높이를 조절함으로써 소자 분리막(108) 상부와 터널 절연막(104)과 사이의 거리를 적절하게 유지하여 터널 절연막(104)이 사이클링 특성에 의하여 열화되지 않도록 하는 것이 바람직하다.
유효 소자 분리막 높이 조절 공정 공정을 통해 소자 분리막(108)의 높이를 낮춤으로써 플로팅 게이트용 도전막(106)과 플로팅 게이트용 도전막(106) 상부에 형성되는 콘트롤 게이트(도시하지 않음) 사이의 유전체막(도시하지 않음)의 넓이를 증가시켜 커플링 비를 향상시킬 수 있다.
도 1d를 참조하면, 소자 분리막(108)의 상부 및 도전막(106)의 측벽과 상부에 제1 폴리머막(polymer layer; 110)을 형성한다. 제1 폴리머막(110)은 50∼250Å 두께로 형성할 수 있다. 제1 폴리머막(110)은 식각 장비에서 카본(C)과 플루오르(F)를 포함하는 플루오르 카본 가스와 HBr 가스 및 Cl 가스를 모두 포함하는 가스로 형성할 수 있으며, 제1 폴리머막(110)의 두께 조절을 위해 O2 가스와 Ar 가스를 더욱 추가할 수 있다.
제1 폴리머막(110)은 스텝 커버리지가 우수하고 가스 교환 응답 시간(gas change response time)의 조절을 통해 제1 폴리머막(110)이 형성되는 양을 자유롭게 조절할 수 있어 폭이 좁은 플로팅 게이트 사이에도 용이하게 형성될 수 있다.
도 1e를 참조하면, 도전막(106)의 측면에만 제1 폴리머막(110)이 잔류하도록 제1 폴리머막(110)에 대해 전면 식각 공정을 실시하여 도전막(106)의 측면에 제1 스페이서(110)를 형성한다. 이러한 식각 공정은 산화막을 식각할 수 있는 식각 가스, 예를 들면 카본과 플루오르가 포함된 플루오르 카본 가스, 카본과 수소 및 플루오르가 포함된 플루오르 하이드로 카본 가스, 및 Cl 가스 중 적어도 어느 하나의 가스를 식각 가스로 사용할 수 있다.
이때, 도전막(106)의 상부 및 소자 분리막(108)의 상부에 형성된 제1 폴리머막(110)이 제거되어 도전막(106) 상부 및 소자 분리막(108) 상부의 중앙부(도면부호 C)가 노출될 수 있으며, 소자 분리막(108) 상부의 중앙부(도면부호 C)는 일부가 식각될 수 있다. 이때 제1 스페이서(110)가 형성된 소자 분리막(108) 상부의 주변 부는 식각되지 않고 원래의 소자 분리막(108) 높이를 유지할 수 있다.
제1 폴리머막(110)은 가스 교환 응답 시간(gas change response time)의 조절을 통해 제1 폴리머막(110)이 제거되는 양을 자유롭게 조절할 수 있어 제1 폴리머막(110)이 제거되는 프로파일을 용이하게 콘트롤할 수 있다. 또한, 제1 폴리머막(110)을 제거하는 식각 공정에서는 도전막(106)이 제거되는 양을 최소로 할 수 있기 때문에, 식각 공정중에 도전막(106)이 손상되는 것을 방지할 수 있다.
도 1f를 참조하면, 도전막(106), 소자 분리막(108) 및 제1 스페이서(110) 상에 제2 폴리머막(112)을 형성한다. 제2 폴리머막(112)은 제1 폴리머막(110)보다 얇은 두께로 형성하되, 제1 폴리머막(110)과 동일한 물질로 형성하여 제1 폴리머막(110)과 일체로 형성함으로써 도전막(106) 측벽 상에서 폴리머막의 총 두께가 도전막(106) 상면에서 폴리머막의 총 두께보다 두껍게 형성될 수 있다.
제2 폴리머막(112)은 식각 장비에서 카본(C)과 플루오르(F)를 포함하는 플루오르 카본 가스와 HBr 가스 및 Cl 가스를 모두 포함하는 가스로 형성할 수 있으며, 제2 폴리머막(112)의 두께 조절을 위해 O2 가스와 Ar 가스를 더욱 추가할 수 있다.
도 1g를 참조하면, 제2 폴리머막(112)에 대해 전면 식각 공정을 실시하여 도전막(106)의 측벽에 제2 스페이서(112)를 형성한다. 이러한 식각 공정은 습식 식각 공정으로 실시하는 것이 바람직하다. 습식 식각 공정으로 인하여 소자 분리막(108) 상부의 중앙부(도면부호 C)에 형성된 제2 폴리머막(112)이 제거되면서 노출된 소자 분리막(108) 상부의 중앙부(도면부호 C)가 함께 식각될 수 있다. 따라서, 소자 분 리막(108) 상부의 중앙부(도면부호 C)는 표면에 형성된 요철이 평탄화되어 매끄러운 U자형으로 형성될 수 있다.
도 1h를 참조하면, 도전막(106)의 측벽에 잔류하는 제2 스페이서(112)을 제거한다. 제2 스페이서(112)은 O2 트리트먼트 공정으로 용이하게 제거할 수 있다.
도 1i를 참조하면, 도전막(106) 및 소자 분리막(108) 상에 유전체막을 형성하기 전에 세정 공정을 실시한다. 세정 공정은 습식 식각 공정으로 실시할 수 있다. 세정 공정으로 인하여 소자 분리막(108)의 상부 일부는 등방성으로 더욱 식각되어 제2 스페이서(112)가 잔류하던 소자 분리막(108) 상부 주변이 식각될 수 있다.
이후에, 도 2에 도시된 바와 같이, 도전막(106)과 소자 분리막(108) 상에 유전체막(114)과 컨트롤 게이트(116)를 형성하여 플래시 메모리 소자를 형성할 수 있다.
본 발명의 반도체 소자의 소자 분리막 형성 방법에 따르면, 소자 분리막(108)의 높이는 커플링비를 최대로 증가시킬 수 있는 최적의 높이로 형성될 수 있며 터널 절연막(104)과 콘트롤 게이트(116) 사이의 거리를 적절하게 유지할 수 있어 반도체 소자의 사이클링 특성이 저하되는 것을 방지할 수 있다. 그리고, 소자 분리막(108) 상부 표면을 U 자 형태로 형성하여 소자 분리막(108) 상부 중심을 터널 절연막(104)이 형성된 높이와 비슷하거나 터널 절연막(104)보다 200Å 이하로 낮게 형성함으로써, 콘트롤 게이트(116)는 플로팅 게이트(106)의 사이에 최대한으 로 많은 면적을 차지할 수 있다. 따라서 플로팅 게이트(106) 사이에서 간섭 캐패시터가 형성되는 것을 최소화할 수 있다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 본 발명에 따라 형성된 반도체 소자를 나타낸 SEM(Scanning Electron Microscope) 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전막 108 : 소자 분리막
110 : 제1 폴리머막 112 : 제2 폴리머막
114 : 유전체막 116 : 콘트롤 게이트
Claims (12)
- 반도체 기판의 활성 영역에는 터널 절연막과 도전막을 형성하고 소자 분리 영역에는 소자 분리막을 형성하는 단계;상기 소자 분리막의 상부와, 상기 도전막의 상부 및 측면에 제1 폴리머막을 형성하는 단계;상기 제1 폴리머막에 대해 제1 식각 공정을 실시하여 상기 도전막의 측면에 제1 스페이서를 형성하되, 상기 제1 스페이서 사이에서 노출되는 상기 소자 분리막 상부 일부가 제거되는 단계;상기 소자 분리막 상부와 상기 도전막의 상부 및 상기 제1 스페이서 상에 제2 폴리머막을 형성하는 단계;상기 제2 폴리머막에 대해 제2 식각 공정을 실시하여 상기 도전막의 측면에 상기 제1 스페이서와 잔여하는 상기 제2 폴리머막으로 이루어진 제2 스페이서를 형성하되, 상기 제2 스페이서 사이의 상기 소자 분리막 상부가 더욱 제거되는 단계; 및상기 제2 스페이서를 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1 폴리머막은 카본(C)과 플루오르(F)를 포함하는 플루오르 카본 가스 와 HBr 가스 및 Cl 가스를 모두 포함하는 가스로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제2항에 있어서,상기 제1 폴리머막을 형성할 때 O2 가스와 Ar 가스를 더욱 추가하는 반도체 소자의 소자 분리막 형성 방법.
- 삭제
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1 폴리머막은 50∼250Å 두께로 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1 식각 공정은 산화막을 식각할 수 있는 식각 가스로 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서,상기 식각 가스로서 카본과 플루오르가 포함된 플루오르 카본 가스, 카본과 수소 및 플루오르가 포함된 플루오르 하이드로 카본 가스, 및 Cl 가스 중 적어도 어느 하나의 가스를 이용하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 제2 폴리머막은 상기 제1 폴리머막보다 얇게 형성되는 반도체 소자의 소자 분리막 형성 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제2 식각 공정은 습식 식각으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제2 스페이서는 O2 트리트먼트 공정으로 제거하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항에 있어서,상기 제2 스페이서를 제거한 뒤 세정 공정을 실시하는 단계를 더욱 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제11항에 있어서,상기 세정 공정으로 상기 소자 분리막 상부의 주변부가 일부 제거되는 반도체 소자의 소자 분리막 형성 방법.
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