KR20090070708A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 액티브 영역에는 터널 절연막과 도전막이 형성되고, 소자 분리 영역에는 상기 반도체 기판의 일부가 리세스된 반도체 기판에 제공되는 단계와, 상기 리세스된 상기 반도체 기판 측벽에 스페이서막을 형성하는 단계와, 상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계 및 상기 스페이서막을 제거하는 단계를 포함하기 때문에, 보이드가 발생하지 않은 신뢰성 있는 소자 분리막의 형성이 가능하다.
트렌치, 보이드, 리세스, 스페이서

Description

반도체 소자의 트렌치 형성 방법{Method of fabricating trench for semiconductor device}
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 상세하게는 기판의 분리영역에 STI(Shallow Trench Isolation) 공정을 적용하여 소자 분리막을 형성하기 위한 트렌치를 형성할 수 있는 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법 은, 활성영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있다. 하지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어짐으로써 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킬 수 있는 단점이 있다. 또한 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이러한 단점들을 해결하기 위한 또 다른 소자 분리막 형성 공정 중 하나인 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 물질, 예를 들면 질화막을 형성한다. 그리고 질화막을 하드 마스크(hardmask) 패턴으로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이때, 한번에 트렌치를 갭필하는 것이 어렵기 때문에 2회 이상 반복적으로 갭필 공정을 실시하여 트렌치를 완전히 갭필한다. 이후에 상부에 형성된 절연 물질에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 제거함으로써 트렌치에 소자 분리막이 형성된다.
STI 방법은 미세한 폭의 소자 분리막을 형성할 수 있는 장점이 있다. 하지만, 반도체 소자가 점차 고집적화되고 초소형화됨에 따라 트렌치의 폭 또한 점차 좁게 형성되고 있는 추세이다. 이에 따라, 절연물질로 트렌치를 갭필(gap fill)할 때 보이드(void)가 발생하지 않고 트렌치를 갭필하는 것이 중요한 이슈가 되고 있다.
도 1은 종래 기술에 따라 형성된 트렌치의 단면을 나타난 SEM(Scanning Electron Microscope) 사진이다.
도 1을 참조하면, 트렌치의 폭이 점차 좁아지면서 트렌치를 형성하는 식각 공정에서 트렌치 상부(도면부호 A)에 네가 보잉 프로파일(nega bowing profile)이형성되어 트렌치의 상부 폭이 좁아진다. 이와 같이 트렌치 상부의 폭이 좁아짐에 따라 트렌치를 절연 물질로 갭필하는 것이 더욱 어려워질 수 있다.
본 발명은 트렌치를 형성하는 공정에서 트렌치 상부의 측벽에 스페이서막을 형성한 뒤, 트렌치 형성 완료 후 스페이서막을 제거하여 트렌치 상부 폭을 증가시킬 수 있다.
본 발명에 따른 반도체 소자의 트렌치 형성 방법은, 액티브 영역에는 터널 절연막과 도전막이 형성되고, 소자 분리 영역에는 상기 반도체 기판의 일부가 리세스된 반도체 기판에 제공되는 단계와, 상기 리세스된 상기 반도체 기판 측벽에 스페이서막을 형성하는 단계와, 상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계 및 상기 스페이서막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 스페이서막은 O2 플라즈마로 처리로 형성할 수 있다. 상기 O2 플라즈마 처리시 사용되는 O2 가스는 10~500sccm일 수 있다. 상기 스페이서막은 폴리머로 형성될 수 있다. 상기 트렌치는 1차 식각과 2차 식각으로 나누어 형성될 수 있다.
본 발명의 반도체 소자의 트렌치 형성 방법에 따르면, 트렌치 상부의 폭을 더욱 넓게 형성할 수 있기 때문에, 트렌치를 절연물질로 갭필하는 것이 용이해진다. 따라서, 보이드가 발생하지 않은 신뢰성 있는 소자 분리막의 형성이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지 스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막(도시하지 않음)을 제거한 후, 낸드 플래시 소자를 제조하기 위하여, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(103)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 터널 절연막(104) 을 통해 전자가 통과할 수 있다. 이에 따라, 프로그램 동작시에는 터널 절연막(104) 하단의 채널 영역에서 터널 절연막(104) 상부의 플로팅 게이트로 전자가 이동하고, 소거 동작시에는 플로팅 게이트에서 터널 절연막(104) 하단의 채널 영역으로 전자가 이동할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 도전막(106)은 프로그램 동작시 전자가 축적되거나 소거 동작시 도전막(106)에 저장된 전하가 방출될 수 있다. 도전막(106)은 폴리 실리콘을 이용하여 100∼1000Å의 두께로 형성하는 것이 바람직하다.
이어서, 도전막(106) 상에 트렌치 식각 공정에서 사용될 하드 마스크(112)를 형성한다. 하드 마스크(112)는 제1 하드 마스크(108)와 제2 하드 마스크(110)을 적층하여 형성할 수 있다. 제1 하드 마스크(108)는 질화막을 이용하여 50∼1000Å의 두께로 형성할 수 있고, 제2 하드 마스크(110)은 산화막을 이용하여 100∼3000Å의 두께로 형성할 수 있다. 그리고, 제2 하드 마스크(110) 상에 반도체 기판(102)의 소자 분리 영역 상부가 오픈되도록 포토 레지스트 패턴(114)을 형성한다.
도 2b를 참조하면, 포토 레지스트 패턴(114; 도 2a 참조)을 이용한 식각 공정으로 하드 마스크(112)를 패터닝한다. 이러한 식각 공정으로 포토 레지스트 패턴(114; 도 2a 참조)은 일부 제거될 수 있으며, 잔류하는 포토 레지스트 패턴(114; 도 2a 참조)은 공지된 방법으로 제거한다. 이후에, 패터닝된 하드 마스크(112)를 이용하여 도전막(106)을 패터닝한다. 이때, 제2 하드 마스크(110)는 식각 공정 중에 일부가 제거되어 상부가 둥근 프로파일로 형성될 수 있다.
도 2c를 참조하면, 패터닝된 하드 마스크(112)와 도전막(106)을 식각 마스크로 반도체 기판(102)의 소자 분리 영역에 형성된 터널 절연막(104)을 식각하여 제거한다. 이때, 반도체 기판(102)의 일부도 제거되어 리세스(recess)될 수 있다.
그리고, 반도체 기판(102)의 일부가 제거되어 리세스된 반도체 기판(102)의 표면에 스페이서막(116)을 형성한다. 이를 위하여, 패터닝된 제2 하드 마스크(110), 제1 하드 마스크(108), 도전막(106), 터널 절연막(104) 및 반도체 기판(102)에 대해 O2 플라즈마 처리를 실시한다. O2 플라즈마 처리시 사용되는 O2가스는 10~500sccm 으로 할 수 있다. O2 플라즈마 처리를 실시하면 리세스된 반도체 기판(102)의 표면은 물론 제2 하드 마스크(110), 제1 하드 마스크(108), 도전막(106), 터널 절연막(104)의 노출된 표면에 스페이서막(116)으로써 얇은 두께의 폴리머(polymer)가 형성된다.
도 2d를 참조하면, 패터닝된 제2 하드 마스크(110), 제1 하드 마스크(108), 도전막(106), 터널 절연막(104)을 식각 마스크로 반도체 기판에 대해 1차 식각을 실시하여 트렌치(도면부호 T)를 형성한다. 1차 식각시 형성되는 트렌치의 깊이는 50∼1000Å으로 형성하는 것이 바람직하다. 1차 식각은 HBr 가스, O2 가스, Cl2 가스, CHF3가스, CF4 가스, He 가스, Ar 가스를 혼합한 식각 가스로 실시할 수 있다.
도 2e를 참조하면, 패터닝된 제2 하드 마스크(110), 제1 하드 마스크(108), 도전막(106), 터널 절연막(104)을 식각 마스크로 반도체 기판에 대해 2차 식각을 실시하여 트렌치(도면부호 T)를 형성한다. 2차 식각시 형성되는 트렌치의 깊이는 1500∼4000Å으로 형성하는 것이 바람직하다. 2차 식각은 HBr 가스, O2 가스, Cl2 가스, CHF3가스, CF4 가스, He 가스, Ar 가스를 혼합한 식각 가스로 실시할 수 있다. 이와 같이 트렌치를 2차로 나누어 식각하는 이유는, 한번에 트렌치를 식각하면 트렌치 상부와 하부 사이에 식각 가스가 접하는 시간 차이를 최소화하여 균일한 폭의 트렌치를 형성하기 위함이다. 이로써, 반도체 기판(102)의 소자 분리 영역에는 트렌치(도면부호 T)가 형성되고, 트렌치(도면부호 T) 사이에는 액티브 영역이 한정된다.
도 2f를 참조하면, 스페이서막(116; 도 2e 참조)을 제거한다. 이로써, 트렌치의 상부(도면부호 B)는 더욱 폭이 넓어진다. 이에 따라, 후속하는 공정에서 트렌치(도면부호 T)에 절연 물질을 갭필할 때 더욱 용이하게 갭필 공정을 실시할 수 있다.
도 1은 종래 기술에 따라 형성된 트렌치의 단면을 나타난 SEM(Scanning Electron Microscope) 사진이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전막 108 : 제1 하드 마스크
110 : 제2 하드 마스크 112 : 하드 마스크
114 : 포토 레지스트 패턴 116 : 스페이서막

Claims (5)

  1. 액티브 영역에는 터널 절연막과 도전막이 형성되고, 소자 분리 영역에는 상기 반도체 기판의 일부가 리세스된 반도체 기판에 제공되는 단계;
    상기 리세스된 상기 반도체 기판 측벽에 스페이서막을 형성하는 단계;
    상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계; 및
    상기 스페이서막을 제거하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제1항에 있어서,
    상기 스페이서막은 O2 플라즈마로 처리로 형성하는 반도체 소자의 트렌치 형성 방법.
  3. 제2항에 있어서,
    상기 O2 플라즈마 처리시 사용되는 O2 가스는 10~500sccm인 반도체 소자의 트렌치 형성 방법.
  4. 제1항에 있어서,
    상기 스페이서막은 폴리머로 형성되는 반도체 소자의 트렌치 형성 방법.
  5. 제1항에 있어서,
    상기 트렌치는 1차 식각과 2차 식각으로 나누어 형성되는 반도체 소자의 트렌치 형성 방법.
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