KR20090092448A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법Info
- Publication number
- KR20090092448A KR20090092448A KR1020080017694A KR20080017694A KR20090092448A KR 20090092448 A KR20090092448 A KR 20090092448A KR 1020080017694 A KR1020080017694 A KR 1020080017694A KR 20080017694 A KR20080017694 A KR 20080017694A KR 20090092448 A KR20090092448 A KR 20090092448A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- trench
- insulating film
- hard mask
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000002955 isolation Methods 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 238000000034 method Methods 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 238000005498 polishing Methods 0.000 claims description 18
- 239000000126 substance Substances 0.000 claims description 18
- 239000002002 slurry Substances 0.000 claims description 10
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 3
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 238000005468 ion implantation Methods 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 반도체 기판의 활성 영역에는 도전막 및 하드 마스크막이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계와, 상기 트렌치의 하부에 제1 절연막을 형성하는 단계와, 상기 트렌치의 상기 제1 절연막 상에 상기 제1 절연막보다 막질이 치밀한 제2 절연막을 형성하여 상기 트렌치를 갭필하는 단계 및 상기 도전막이 노출되도록 상기 하드 마스크막 및 상기 제2 절연막에 대해 화학 기계적 연마 방법을 실시하여 상기 하드 마스크막 부근의 상기 제2 절연막에 형성된 보이드를 제거하는 단계를 포함하기 때문에, 막질이 치밀한 절연막으로 한번에 트렌치를 갭필할 수 있다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 방법을 이용한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 이러한 소자 분리 영역을 형성하는 공정은 모든 제조 단계에 있어서 초기 단계의 공정으로써 활성 영역의 크기 및 후속하는 공정 단계의 공정 마진을 좌우할 수 있다. 따라서, 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소하는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다.
이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법은, 활성영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 터널 절연막과 플로팅 게이트용 폴리 실리콘막을 형성한다. 그리고, 폴리 실리콘막 상에는 하드 마스크로써 폴리 실리콘과 식각 선택비가 다른 질화막을 형성하고 질화막을 패터닝하여 질화막 패턴을 형성한다. 이어서, 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성하고 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이러한 산화막으로는 막질이 치밀하여 소자 분리막의 성능을 향상시킬 수 있는 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 사용할 수 있다. 이후에 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)함으로써 트렌치를 매립하는 소자 분리막을 형성한다.
한편, 고밀도 플라즈마 산화막의 경우 액상의 산화막에 비해 갭필 특성이 좋지 않기 때문에 고밀도 플라즈마 산화막으로 트렌치를 한번에 갭필하는 것이 어렵다. 따라서, 고밀도 플라즈마 산화막으로 트렌치를 갭필할 때에는 산화막으로 트렌치의 일부를 갭필한 뒤 산화막 상부의 일부를 습식 또는 건식 방법으로 제거하여 보이드(void)를 제거한 뒤 다시 트렌치를 갭필하는 공정을 수 회 반복적으로 실시하여 트렌치를 갭필하는 공정이 제안되고 있다. 하지만, 산화막을 제거하는 공정 중에 습식각액으로 인하여 트렌치의 측벽이 손상되거나 건식각에 사용되는 가스, 예를 들면 NF3 가스로 인하여 게이트 절연막에 플루오린(F)이 결합하여 프로그램 문턱 전압이 저하될 수 있다. 이러한 경우 반도체 소자의 특성 및 신뢰성이 저하되는 문제점이 발생한다.
본 발명은 막질이 치밀한 절연막으로 트렌치를 한번에 갭필한 뒤 하드 마스크막 사이 또는 하드 마스크막 사이의 상부에 형성되는 보이드를 제거하기 위하여 하드 마스크막 하부의 도전막이 노출되도록 화학 기계적 연마 방법과 같은 평탄화 공정을 실시한다.
본 발명의 제1 측면에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 활성 영역에는 도전막 및 하드 마스크막이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계와, 상기 트렌치의 하부에 제1 절연막을 형성하는 단계와, 상기 트렌치의 상기 제1 절연막 상에 상기 제1 절연막보다 막질이 치밀한 제2 절연막을 형성하여 상기 트렌치를 갭필하는 단계 및 상기 도전막이 노출되도록 상기 하드 마스크막 및 상기 제2 절연막에 대해 화학 기계적 연마 방법을 실시하여 상기 하드 마스크막 부근의 상기 제2 절연막에 형성된 보이드를 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제1 측면에 따른 반도체 소자의 소자 분리막 형성 방법은, 반도체 기판의 활성 영역에는 도전막 및 하드 마스크막이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계와, 상기 트렌치의 하부에 제1 절연막을 형성하는 단계와, 상기 트렌치의 상기 제1 절연막 상에 상기 제1 절연막보다 막질이 치밀한 제2 절연막을 형성하여 상기 트렌치를 갭필하는 단계와, 상기 하드 마스크막을 제거하는 단계및 상기 도전막이 노출되도록 상기 제2 절연막에 대해 화학 기계적 연마 방법을 실시하여 상기 하드 마스크막 부근의 상기 제2 절연막에 형성된 보이드를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 화학 기계적 연마 방법은 pH 3∼8의 슬러리를 사용할 수 있다. 상기 화학 기계적 연마 방법은 연마재가 0.1∼1%으로 함유되는 슬러리를 사용할 수 있다. 상기 화학 기계적 연마 방법은 세리아를 포함하는 연마재가 함유되는 슬러리를 사용할 수 있다.
본 발명은 한 번의 형성 공정을 통해 막질이 치밀한 절연막을 트렌치에 갭필할 수 있다. 이에 따라, 트렌치를 갭필하기 위한 형성 및 식각 공정을 다수 반복하는 공정에 비해 공정을 대폭 단순화시킬 수 있어 공정 시간을 단축할 수 있고 공정 수율을 향상시킬 수 있다. 또한, 트렌치를 갭필하기 위해 증착 및 식각 공정을 다수 반복하는 공정 중에 트렌치 측벽이 여러번 손상되는 문제점을 방지할 수 있다. 이에 따라 플로팅 게이트로써 동작하는 도전막의 면적이 충분히 확보되어 커플링비를 향상시킬 수 있다. 또한 후속하는 소자 분리막 높이 조절 공정을 더욱 용이하게 실시할 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2a는 본 발명에 따라 제2 절연막이 형성된 반도체 소자 중 웨이퍼의 주변부에 형성된 반도체 소자의 단면 SEM(Scanning Electron Microscope) 사진이다.
도 2b는 본 발명에 따라 제2 절연막이 형성된 반도체 소자 중 웨이퍼의 중심부에 형성된 반도체 소자의 단면 SEM 사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전막 108 : 버퍼막
110 : 하드 마스크막 112 : 라이너 절연막
114 : 제1 절연막 116 : 제2 절연막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 활성 영역과 소자 분리 영역을 포함하는 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 그리고, 반도체 기판(102)에 대해 웰 이온 주입 공정과 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 표면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이어서, 스크린 산화막(도시하지 않음)을 제거한 후 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 터널 절연막(104) 하단의 반도체 기판(102)에서 터널 절연막(104) 상부에 형성되는 플로팅 게이트로 전자가 통과하거나, 반대로 플로팅 게이트에서 터널 절연막(104) 하단의 반도체 기판(102)으로 전자가 통과할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에는 도전막(106)을 형성한다. 프로그램 동작시 반도체 기판(102)의 전자가 터널 절연막(104)을 통과하여 도전막(106)에 축적되거나, 소거 동작시 도전막(106)에 저장된 전하가 터널 절연막(104)을 통해 반도체 기판(102)으로 방출될 수 있다. 도전막(106)은 폴리 실리콘으로 형성할 수 있다.
도전막(106) 상에는 버퍼막(108) 및 하드 마스크막(110)이 형성된다. 버퍼막(108)은 산화막으로 형성하며 하드 마스크막(110)은 질화막으로 형성할 수 있다.
도 1b를 참조하면, 하드 마스크막(110)상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 포토 레지스트 패턴(도시하지 않음)은 반도체 기판(102)의 소자 분리 영역 상부가 오픈(open)되도록 형성한다. 그리고 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 하드 마스크막(110), 버퍼막(108), 도전막(106), 터널 절연막(104) 및 반도체 기판(102)을 식각한다. 이로써, 반도체 기판(102)의 소자 분리 영역에 트렌치(도면부호 T)가 형성되고 트렌치(도면부호 T)의 양측에는 활성 영역이 한정된다. 이후에, 포토 레지스트 패턴(도시하지 않음)은 제거된다.
도 1c를 참조하면, 트렌치(도면부호 T)를 포함하는 반도체 기판(102) 상에 라이너 절연막(112)을 형성한다. 라이너 절연막(112)은 후속하는 공정에서 절연막으로 트렌치(도면부호 T)를 갭필하는 공정을 용이하게 하기 위하여 형성한다. 라이너 절연막(112)은 HTO(High Temperature Oxidation) 산화막 또는 HDP(High Density Plasma) 산화막을 이용하여 형성할 수 있다. 라이너 절연막(112)은 트렌치(도면부호 T)로 인하여 발생된 단차가 유지될 수 있는 두께로 형성할 수 있다.
그리고 라이너 절연막(112) 상에 제1 절연막(114)을 형성하여 트렌치(도면부호 T)를 갭필한다. 제1 절연막(114)은 종횡비가 높은 트렌치(도면부호 T)를 갭필하는데 용이할 수 있도록 흐름성이 좋은 산화막, 예를 들면 SOD(Spin On Dielectric) 절연막으로 형성할 수 있다.
도 1d를 참조하면, 제1 절연막(114) 및 라이너 절연막(112)에 대해 하드 마스크막(110)이 노출될 때까지 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시한다. 이때, 하드 마스크막(110)은 식각 정지막으로써 역할을 할 수 있다. 그리고 제1 절연막(114) 및 라이너 절연막(112)에 대해 에치백(etch back) 공정과 같은 식각 공정을 실시하여 제1 절연막(114) 및 라이너 절연막(112)이 트렌치(도면부호 T) 하부, 구체적으로 터널 절연막(104)보다 낮은 높이에만 잔류하도록 한다. 제1 절연막(114)은 갭필 특성은 우수하지만 막질이 치밀하지 못하고 불순물을 함유할 수 있기 때문에, 이와 같이 막질이 치밀한 절연막으로 갭필하기 어려운 트렌치(도면부호 T)의 하부를 갭필하는데 주로 사용된다.
도 1e를 참조하면, 트렌치(도면부호 T)를 포함하는 반도체 기판(102) 상에 제2 절연막(116)을 형성하여 트렌치(도면부호 T)를 갭필한다. 제2 절연막(116)은 제1 절연막(114)에 비해 막질이 치밀한 산화막, 예를 들면 HDP 산화막으로 형성하는 것이 바람직하다.
도 2a는 본 발명에 따라 제2 절연막(116)이 형성된 반도체 소자 중 웨이퍼(wafer)의 주변부에 형성된 반도체 소자의 단면 SEM(Scanning Electron Microscope) 사진이고, 도 2b는 본 발명에 따라 제2 절연막(116)이 형성된 반도체 소자 중 웨이퍼의 중심부에 형성된 반도체 소자의 단면 SEM 사진이다.
도 1e, 도 2a 및 도 2b를 참조하면, 웨이퍼의 중심부에 형성되는 제2 절연막(116)은 보이드(void)가 발생되지 않고 트렌치(도면부호 T)를 갭필할 수 있지만, 웨이퍼의 주변부에 형성되는 제2 절연막(116)은 트렌치(도면부호 T)를 갭필할 때 보이드(도면부호 A, B)가 발생될 수 있다. 이와 같이 제2 절연막(116)에 발생되는 보이드(도면부호 A, B)는 주로 트렌치(도면부호 T)의 상부, 즉 하드 마스크막(110) 패턴 사이 또는 하드 마스크막(110) 패턴 사이의 상부에 형성될 수 있다.
도 1f를 참조하면, 제2 절연막(116)에 대해 하드 마스크막(110)이 노출될 때까지 화학 기계적 연마 방법과 같은 평탄화 공정을 실시한다. 이때, 하드 마스크막(110)은 식각 정지막으로써 역할을 할 수 있다. 이 과정에서 하드 마스크막(110) 사이에 형성된 보이드(도면부호 B)가 노출될 수 있다.
도 1g를 참조하면, 도전막(106)이 노출될 때까지 하드 마스크막(110), 버퍼막(108) 및 제2 절연막(116)에 대해 화학 기계적 연마 방법과 같은 평탄화 공정을 실시한다. 이때, 도전막(106)은 식각 정지막으로써 역할을 할 수 있다. 또는, 하드 마스크막(110)을 식각액 등을 이용한 식각 공정으로 제거한 뒤 도전막(106)이 노출될 때까지 버퍼막(108) 및 제2 절연막(116)에 대해 화학 기계적 연마 방법과 같은 평탄화 공정을 실시할 수도 있다. 이때, 도전막(106)은 식각 정지막으로써 역할을 할 수 있다. 이로써, 트렌치에는 라이너 절연막(112), 제1 절연막(114) 및 제2 절연막(116)을 포함하는 소자 분리막이 형성된다. 이후에, 소자 분리막 상부를 식각하여 소자 분리막의 높이를 낮추는 공정을 추가로 실시할 수 있다.
이러한 화학 기계적 연마 방법에서는 pH 3∼8의 슬러리(slurry)를 사용한다. 염기성의 슬러리에서는 도전막(106)으로 형성되는 폴리 실리콘의 식각율이 증가하기 때문에 도전막(106)이 손상될 수 있기 때문이다. 또한, 슬러리 중 연마재(abrasive)의 함량은 전체 슬러리 중 0.1∼1%으로 하며 연마재는 세리아(CeO2)를 포함하는 물질을 사용하는 것이 바람직하다.
이와 같이, 본 발명은 막질이 치밀한 제2 절연막(116)으로 트렌치를 한번에 갭필하되, 도전막(106)이 노출되도록 화학 기계적 연마 방법과 같은 평탄화 공정을 실시하여 하드 마스크막(110) 패턴 사이 또는 하드 마스크막(110) 패턴 사이의 상부에 형성되는 보이드(도면부호 B)를 제거할 수 있다. 이에 따라, 트렌치를 갭필하기 위해 증착 및 식각 공정을 다수 반복하는 공정에 비해 공정을 대폭 단순화시킬 수 있어 공정 시간을 단축할 수 있고 공정 수율을 향상시킬 수 있다. 또한, 트렌치를 갭필하기 위해 증착 및 식각 공정을 다수 반복하는 공정 중에 트렌치의 측벽이 손상되는 문제점을 방지할 수 있어 플로팅 게이트로써 동작하는 도전막의 면적이 충분히 확보되어 커플링비를 향상시킬 수 있다. 또한 본 발명에 따라 형성된 소자 분리막은 도전막(106)의 높이까지 낮아지기 때문에 후속하는 소자 분리막 높이 조절 공정을 더욱 용이하게 실시할 수 있다.
Claims (5)
- 반도체 기판의 활성 영역에는 도전막 및 하드 마스크막이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계;상기 트렌치의 하부에 제1 절연막을 형성하는 단계;상기 트렌치의 상기 제1 절연막 상에 상기 제1 절연막보다 막질이 치밀한 제2 절연막을 형성하여 상기 트렌치를 갭필하는 단계; 및상기 도전막이 노출되도록 상기 하드 마스크막 및 상기 제2 절연막에 대해 화학 기계적 연마 방법을 실시하여 상기 하드 마스크막 부근의 상기 제2 절연막에 형성된 보이드를 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 반도체 기판의 활성 영역에는 도전막 및 하드 마스크막이 형성되고 소자 분리 영역에는 트렌치가 형성되는 단계;상기 트렌치의 하부에 제1 절연막을 형성하는 단계;상기 트렌치의 상기 제1 절연막 상에 상기 제1 절연막보다 막질이 치밀한 제2 절연막을 형성하여 상기 트렌치를 갭필하는 단계;상기 하드 마스크막을 제거하는 단계; 및상기 도전막이 노출되도록 상기 제2 절연막에 대해 화학 기계적 연마 방법을 실시하여 상기 하드 마스크막 부근의 상기 제2 절연막에 형성된 보이드를 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항 또는 제2항에 있어서,상기 화학 기계적 연마 방법은 pH 3∼8의 슬러리를 사용하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항 또는 제2항에 있어서,상기 화학 기계적 연마 방법은 연마재가 0.1∼1%으로 함유되는 슬러리를 사용하는 반도체 소자의 소자 분리막 형성 방법.
- 제1항 또는 제2항에 있어서,상기 화학 기계적 연마 방법은 세리아를 포함하는 연마재가 함유되는 슬러리를 사용하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080017694A KR20090092448A (ko) | 2008-02-27 | 2008-02-27 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080017694A KR20090092448A (ko) | 2008-02-27 | 2008-02-27 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090092448A true KR20090092448A (ko) | 2009-09-01 |
Family
ID=41301005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080017694A KR20090092448A (ko) | 2008-02-27 | 2008-02-27 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090092448A (ko) |
-
2008
- 2008-02-27 KR KR1020080017694A patent/KR20090092448A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100532503B1 (ko) | 쉘로우 트렌치 소자 분리막의 형성 방법 | |
| KR20100013980A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| JP2006196843A (ja) | 半導体装置およびその製造方法 | |
| KR100822604B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR101038615B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20080095621A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR101034950B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20010008579A (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| KR20010046153A (ko) | 반도체장치의 트렌치 구조의 소자분리막 형성방법 | |
| KR100703836B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR20110114857A (ko) | 핀형 트랜지스터를 포함하는 반도체 소자 제조방법 | |
| KR20060124858A (ko) | 플래시 메모리 소자의 게이트 전극 형성 방법 | |
| KR20090092448A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20090070710A (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100912987B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| KR100972691B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20080061515A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20100013969A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100826776B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20000074388A (ko) | 트렌치 격리 형성 방법 | |
| KR20080114065A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR20090000453A (ko) | 반도체 소자의 제조 방법 | |
| KR20080074491A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20090097424A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20090082628A (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |