KR20090000453A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 터널 절연막 및 도전층을 형성하는 단계와, 상기 도전층 상에 제1 하드 마스크 및 상기 제1 하드 마스크에 비해 식각율이 높은 제2 하드 마스크를 형성하는 단계와, 상기 반도체 기판의 소자 분리 영역과 대응하는 영역의 상기 제2 하드 마스크 및 상기 제1 하드 마스크를 패터닝하는 단계와, 상기 패터닝된 제2 하드 마스크 및 상기 제1 하드 마스크를 이용하여 상기 도전층, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 제2 하드 마스크가 제거되는 단계 및 상기 트렌치가 채워지도록 상기 반도체 기판상에 절연막을 형성하는 단계를 포함하기 때문에, 식각액으로 용이하게 제거될 수 있는 산화막을 포함하는 하드 마스크를 이용하여 트렌치를 형성함으로써, 트렌치의 종횡비를 감소시켜 트렌치를 절연 물질로 용이하게 채울 수 있다.
식각액, 트렌치, 하드 마스크, HF 용액, BOE 용액

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전층 108 : 제1 하드 마스크
110 : 제2 하드 마스크 112 : 제3 하드 마스크
114 : 포토 마스크 패턴 116 : 제1 산화막
118 : 제2 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 산화막을 포함하는 하드 마스크를 사용하는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화 되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니 라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법은, 활성영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 질화막을 형성하고 질화막을 하드 마스크(hardmask)로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 고밀도 플라즈마(High Density Plasma; HDP) 산화막이나 O3-TEOS 산화막 등으로 갭필(gap fill)한다. 이후에 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)함으로써, 트렌치를 매립하는 소자 분리막을 형성한다.
그러나, 점차 반도체 제조 공정 기술이 미세해짐에 따라 트렌치의 종횡비가 커지게 되는데, 트렌치를 갭필하는 산화막의 특성 한계로 인해 보이드(void)가 발생되어 소자 분리막에 결함(defect)이 발생된다. 소자 분리막에 결함이 발생되면 해당하는 반도체 소자의 절연 특성이 저하되어 해당 반도체 소자는 페일(fail)될 수 있다. 소자 분리막에 형성될 수 있는 보이드가 발생되는 것을 억제하는 것이 중요하다.
본 발명은 식각액으로 용이하게 제거될 수 있는 산화막을 포함하는 하드 마스크를 이용하여 트렌치를 형성함으로써, 트렌치의 종횡비를 감소시켜 트렌치를 절연 물질로 채울 때 보이드의 발생을 억제할 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판상에 터널 절연막 및 도전층을 형성하는 단계와, 상기 도전층 상에 제1 하드 마스크 및 상 기 제1 하드 마스크에 비해 식각율이 높은 제2 하드 마스크를 형성하는 단계와, 상기 반도체 기판의 소자 분리 영역과 대응하는 영역의 상기 제2 하드 마스크 및 상기 제1 하드 마스크를 패터닝하는 단계와, 상기 패터닝된 제2 하드 마스크 및 상기 제1 하드 마스크를 이용하여 상기 도전층, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 제2 하드 마스크가 제거되는 단계 및 상기 트렌치가 채워지도록 상기 반도체 기판상에 절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 트렌치를 형성할 때 상기 제2 하드 마스크가 일부 제거되어 두께가 얇아질 수 있다. 상기 제2 하드 마스크는 세정 공정으로 제거될 수 있다. 상기 세정 공정은 HF 용액 또는 BOE 용액으로 실시할 수 있다. 상기 제2 하드 마스크는 HF 용액 또는 BOE 용액에 대한 식각율이 30∼1000Å/sec일 수 있다. 상기 제2 하드 마스크는 DCS-HTO로 형성할 수 있다. 상기 제2 하드 마스크는 100∼200토르의 압력과 600∼800℃의 온도에서 형성할 수 있다. 상기 제2 하드 마스크는 PSG(Phosposilicate glass)로 형성할 수 있다. 상기 제1 하드 마스크는 질화막으로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발 명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 스크린 산화막은 후속 공정에서 실시되는 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 계면(surface)이 손상되는 것을 방지한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
그리고, 스크린 산화막을 제거한 후 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 하단에 형성된 채널 정션에부터 상부에 형성되는 전하 저장층으로 전자가 통과하는 터널 절연막 역할을 하며, 산화막으로 형성하는 것이 바람직하다. 터널 절연막(104) 상에는 도전층(106)을 형성한다. 도전층(106)은 터널 절연막(104) 하단에 형성된 채널 정션으로부터 전달된 전하가 저장되거나 저장된 전하가 제거될 수 있는 전하 저장층, 예를 들면 플로팅 게이트로 써 사용된다. 도전층(106)은 폴리 실리콘층으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 도전층(106)과 터널 절연막(104) 및 반도체 기판(102)을 식각하기 위한 하드 마스크를 형성하기 위하여, 도전층(106) 상에 제1 하드 마스크(108), 제2 하드 마스크(110) 및 제3 하드 마스크(112)를 형성한다. 제1 하드 마스크(108)와 제2 하드 마스크(110)는 식각 선택비가 서로 다른 물질로 형성하되, 제1 하드 마스크(108)는 질화막으로 형성하고 제2 하드 마스크(110)는 산화막으로 형성할 수 있다. 제3 하드 마스크(112)는 반사 방지막 역할을 하며 SiON으로 형성하는 것이 바람직하다. 한편, 하드 마스크에는 아폴퍼스 카본층(amorphous carbon layer; 도시하지 않음)이 더욱 포함될 수 있다.
특히, 제2 하드 마스크(110)는 제1 하드 마스크(108) 또는 다른 산화막에 비해 식각율이 수 십배 이상 높아서 식각액에 의해 용이하게 제거될 수 있는 물질로 형성하는 것이 바람직하다. 특히, 제2 하드 마스크(110)는 HF용액이나 BOE 용액과 같은 식각액에 대해 30∼1000Å/sec의 높은 식각율을 갖는 산화막으로 형성하여, 식각액으로 용이하게 제거될 수 있도록 하는 것이 바람직하다. 이러한 산화막으로는 DCS-HTO(Di Chloro Silane High Temperature Oxidation)이나 PSG(Phosposilicate glass) 산화막 등이 있다. 이 중에서 DCS-HTO로 제2 하드 마스크(110)를 형성할 때에는 100∼200 토르(torr)의 압력과 600∼800℃의 온도에서 DCS-HTO를 형성함으로서, 제2 하드 마스크(110)의 식각율을 더욱 높일 수 있다.
도 1c를 참조하면, 제1 하드 마스크(108), 제2 하드 마스크(110) 및 제3 하드 마스크(112)를 패터닝하기 위하여, 제3 하드 마스크(112) 상에 포토 마스크 패 턴(114)을 형성한다. 포토 마스크 패턴(114)은 반도체 기판(102)의 소자 분리 영역과 대응하는 위치가 오픈되도록 형성하는 것이 바람직하다.
도 1d를 참조하면, 반도체 기판(102)의 소자 분리 영역과 대응하는 위치가 오픈되도록 포토 마스크 패턴(114)을 이용하는 식각 공정으로 제3 하드 마스크(112), 제2 하드 마스크(110) 및 제1 하드 마스크(108)를 패터닝한다.
도 1e를 참조하면, 포토 마스크 패턴(114; 도 1d 참조)을 제거한다. 이때, 아몰퍼스 카본층(도시하지 않음)도 함께 제거될 수 있다. 이로써, 제3 하드 마스크(112), 제2 하드 마스크(110) 및 제1 하드 마스크(108)로 이루어진 하드 마스크 패턴이 형성된다.
도 1f를 참조하면, 제3 하드 마스크(112), 제2 하드 마스크(110) 및 제1 하드 마스크(108)로 이루어진 하드 마스크 패턴을 이용하는 식각 공정을 실시하여 도전층(106)과 터널 절연막(104)을 패터닝한다. 그리고, 제3 하드 마스크(112), 제2 하드 마스크(110) 및 제1 하드 마스크(108)로 이루어진 하드 마스크 패턴을 이용하는 식각 공정을 실시하여 반도체 기판(102)에 트렌치를 형성한다. 한편, 도전층(106)과 터널 절연막(104) 및 반도체 기판(102)에 대한 식각 공정 중에 제3 하드 마스크(112)는 제거될 수 있다. 이때, 제2 하드 마스크(110)도 일부가 제거되어 200∼300Å의 두께로 잔류한다.
도 1g를 참조하면, 상기 공정 중에 발생될 수 있는 반도체 기판(102) 상의 불순물을 제거하는 클리닝 공정(cleaning) 공정을 실시한다. 이때, 클리닝 공정은 HF 용액이나 BOE 용액과 식각은 식각액을 이용하여 실시되기 때문에, 식각액에 대 해 식각율이 높은 제2 하드 마스크(110; 도 1f 참조)는 제거될 수 있다. 이로써, 전술한 식각 공정을 위해 형성했던 하드 마스크의 높이가 낮아짐으로써, 트렌치의 종횡비가 증가하여 보다 용이하게 절연 물질로 채울 수 있다.
도 1h를 참조하면, 트렌치를 포함하는 반도체 기판(102) 상부에 제1 산화막(116)을 형성한다. 제1 산화막(116)은 라이너 산화막으로써, 반도체 기판(102)에 형성된 트렌치의 형상이 유지될 수 있도록 형성할 수 있다. 이후에, 제1 산화막(112) 상에 제2 산화막(118)을 형성하여 트렌치를 갭필(gap fill)한다. 제2 산화막(118)은 막질의 특성이 우수한 HDP산화막으로 형성할 수 있다. 이때, 전술한 공정으로 제2 하드 마스크(110; 도 1f 참조)가 제거되었기 때문에, 갭필해야 하는 트렌치의 높이가 낮아져서 갭필이 더욱 용이할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 식각액으로 용이하게 제거될 수 있는 산화막을 포함하는 하드 마스크를 이용하여 트렌치를 형성함으로써, 트렌치의 종횡비를 감소시켜 트렌치를 절연 물질로 용이하게 채울 수 있다. 이에 따라 반도체 소자의 수율을 향상시키고 보다 신뢰성 있는 반도체 소자의 제조가 가능하다.

Claims (9)

  1. 반도체 기판상에 터널 절연막 및 도전층을 형성하는 단계;
    상기 도전층 상에 제1 하드 마스크 및 상기 제1 하드 마스크에 비해 식각율이 높은 제2 하드 마스크를 형성하는 단계;
    상기 반도체 기판의 소자 분리 영역과 대응하는 영역의 상기 제2 하드 마스크 및 상기 제1 하드 마스크를 패터닝하는 단계;
    상기 패터닝된 제2 하드 마스크 및 상기 제1 하드 마스크를 이용하여 상기 도전층, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 제2 하드 마스크가 제거되는 단계; 및
    상기 트렌치가 채워지도록 상기 반도체 기판상에 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 트렌치를 형성할 때 상기 제2 하드 마스크가 일부 제거되어 두께가 얇아지는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 하드 마스크는 상기 트렌치 형성 후 실시하는 세정 공정으로 제거되는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 세정 공정은 HF 용액 또는 BOE 용액으로 실시하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 하드 마스크는 HF 용액 또는 BOE 용액에 대한 식각율이 30∼1000Å/sec인 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제2 하드 마스크는 DCS-HTO로 형성하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 하드 마스크는 100∼200토르의 압력과 600∼800℃의 온도에서 형성하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제2 하드 마스크는 PSG(Phosposilicate glass)로 형성하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 하드 마스크는 질화막으로 형성하는 반도체 소자의 제조 방법.
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