KR20090097561A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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이병기
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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 제1 영역 및 상기 제1 영역에 비해 패턴이 조밀하게 형성되는 제2 영역을 포함하되, 상기 제1 영역 및 상기 제2 영역은 소자 분리 영역과 활성 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 게이트 절연막, 도전막 및 하드 마스크막 패턴을 형성하는 단계와, 상기 하드 마스크막 패턴을 식각 마스크로 상기 도전막을 제거하는 식각 공정을 실시하되, 상기 제2 영역의 소자 분리 영역의 상기 반도체 기판은 노출되지 않고 상기 제1 영역의 소자 분리 영역의 상기 반도체 기판은 식각되어 트렌치가 형성되는 단계와, 상기 제2 영역의 소자 분리 영역의 상기 반도체 기판이 노출되도록 상기 제2 영역의 상기 게이트 절연막을 제거하는 단계 및 상기 제1 영역의 상기 소자 분리 영역 및 상기 제2 영역의 상기 소자 분리 영역의 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 제1 영역의 트렌치가 상기 제2 영역의 트렌치보다 더욱 깊게 형성되는 단계를 포함하기 때문에, 마스크 공정이나 식각 공정의 추가 없이 셀 영역에 형성된 트렌치에 비해 더욱 깊은 트렌치를 주변 회로 영역에 형성할 수 있다.
STI 공정, 트렌치, 디싱

Description

반도체 소자의 트렌치 형성 방법{Method of forming trench in semiconductor device}
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 상세하게는 STI(Shallow Trench Isolation) 방법을 이용하여 소자 분리 영역에 트렌치를 형성할 수 있는 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 특히 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소시키는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다. 그 이유는 소자 분리 영역의 형성은 모든 제조 단계에 있어서 초기 단계의 공정으로서, 활성 영역의 크기 및 후공정 단계의 공정마진을 좌우하게 되기 때문이다.
이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법은, 활성 영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있다. 하지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어짐으로써 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킬 수 있는 단점이 있다. 또한 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이러한 단점들을 해결하기 위한 또 다른 소자 분리막 형성 공정 중 하나인 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 반도체 기판과 식각 선택비가 다른 물질, 예를 들면 질화막을 형성한다. 그리고 질화막을 하드 마스크(hardmask) 패턴으로 사용하기 위해 질화막을 패터닝하여 질화막 패턴을 형성한다. 그리고 질화막 패턴을 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성한 후, 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이때, 한번에 트렌치를 갭필하는 것이 어렵기 때문에 2회 이상 반복적으로 갭필 공정을 실시하여 트렌치를 완전히 갭필한다. 이후에 상부에 형성된 절연 물질에 대해 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 제거함으로써 트렌치에 소자 분리막이 형성된다.
한편, 셀 영역에 비해 고전압이 인가되는 주변 회로 영역은 소자 분리막의 항복 전압(Break Voltage) 특성을 확보하기 위하여 셀 영역에 비해 더욱 깊게 형성되는 트렌치가 형성되어야 한다. 하지만, STI 방법으로 트렌치를 형성하면 셀 영역과 주변 회로 영역에 동시에 트렌치를 형성해야 하기 때문에, 동일한 깊이의 트렌치가 형성된다. 따라서, STI 방법으로 주변 회로 영역에 더욱 깊은 트렌치를 형성하기 위해서는 마스크 공정이나 식각 공정을 추가로 실시해야 한다.
본 발명은 도전막을 식각할 때 식각 레시피를 조절하여 로딩 효과(loading effect)를 효과적으로 제어하여 셀 영역에는 트렌치를 형성하지 않고 주변 회로 영역의 반도체 기판에 미리 트렌치를 형성시켜 트렌치의 깊이 차이를 유발한 뒤 후속하는 공정에서 트렌치를 형성하여, 마스크 공정이나 식각 공정의 추가 없이 셀 영역에 형성된 트렌치에 비해 더욱 깊은 트렌치를 주변 회로 영역에 형성할 수 있다.
본 발명의 반도체 소자의 트렌치 형성 방법은, 제1 영역 및 상기 제1 영역에 비해 패턴이 조밀하게 형성되는 제2 영역을 포함하되, 상기 제1 영역 및 상기 제2 영역은 소자 분리 영역과 활성 영역을 포함하는 반도체 기판이 제공되는 단계와, 상기 반도체 기판상에 게이트 절연막, 도전막 및 하드 마스크막 패턴을 형성하는 단계와, 상기 하드 마스크막 패턴을 식각 마스크로 상기 도전막을 제거하는 식각 공정을 실시하되, 상기 제2 영역의 소자 분리 영역의 상기 반도체 기판은 노출되지 않고 상기 제1 영역의 소자 분리 영역의 상기 반도체 기판은 식각되어 트렌치가 형성되는 단계와, 상기 제2 영역의 소자 분리 영역의 상기 반도체 기판이 노출되도록 상기 제2 영역의 상기 게이트 절연막을 제거하는 단계 및 상기 제1 영역의 상기 소자 분리 영역 및 상기 제2 영역의 상기 소자 분리 영역의 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 제1 영역의 트렌치가 상기 제2 영역의 트렌치보다 더욱 깊게 형성되는 단계를 포함하는 특징이 있다.
상기 제1 영역은 저전압 주변 회로 영역 및 고전압 주변 회로 영역을 포함할 수 있다. 상기 제2 영역은 셀 영역을 포함할 수 있다. 상기 게이트 절연막은 상기 고전압 주변 회로 영역의 상기 활성 영역보다 상기 고전압 주변 회로 영역의 상기 소자 분리 영역에서 더욱 얇게 형성될 수 있다. 상기 게이트 절연막은 상기 셀 영역 및 상기 저전압 주변 회로 영역의 상기 활성 영역보다 상기 고전압 주변 회로 영역의 상기 활성 영역에서 더욱 두껍게 형성될 수 있다. 상기 고전압 주변 회로 영역의 상기 활성 영역과 인접한 상기 고전압 주변 회로 영역의 상기 소자 분리 영역에는 상기 고전압 주변 회로 영역의 상기 활성 영역과 같은 두께의 상기 게이트 절연막이 형성될 수 있다. 상기 도전막을 제거하는 식각 공정시 산화막에 대한 식각 선택비가 다른 두 단계의 식각 공정으로 실시할 수 있다 .상기 도전막을 제거하는 식각 공정시 제1 식각 공정을 실시한 뒤, 상기 제1 식각 공정에 비해 산화막에 대한 식각 선택비가 높은 제2 식각 공정을 실시할 수 있다. 상기 제1 식각 공정은 산화막에 대한 식각 선택비가 5∼20이고 상기 제2 식각 공정은 산화막에 대한 식각 선택비가 20∼50일 수 있다. 상기 도전막을 제거하는 식각 공정시 HBr 가스와 산소 가스를 혼합하여 사용할 수 있다.
본 발명의 반도체 소자의 트렌치 형성 방법에 따르면, 마스크 공정이나 식각 공정의 추가 없이 셀 영역에 형성된 트렌치에 비해 더욱 깊은 트렌치를 주변 회로 영역에 형성할 수 있다. 따라서 더욱 효율적인 반도체 소자의 제조 공정을 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판(102)을 구비한다. 주변 회로 영역은 저전압 게이트가 형성되는 저전압 주변 회로 영역과 고전압 게이트가 형성되는 고전압 주변회로 영역을 더욱 포함할 수 있다. 그리고, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성하 고 반도체 기판(102)에 대해 웰(well) 이온 주입 공정 또는 문턱 전압 이온 주입 공정을 실시한다. 여기서, 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정 시 반도체 기판(102)의 계면이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이어서, 스크린 산화막(도시하지 않음)을 제거한 뒤, 반도체 기판(102) 상에 게이트 절연막(104)을 형성한다. 셀 영역에 형성되는 게이트 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 반도체 기판(102)의 표면에 형성된 채널 정션에서 게이트 절연막(104) 상에 형성되는 플로팅 게이트로 전자가 통과할 수 있는 터널 절연막으로써 형성될 수 있다.
이때, 셀 영역에 형성되는 게이트 절연막(104)의 두께(t1)와 저전압 주변 회로 영역에 형성되는 게이트 절연막(104)의 두께(t2) 및 고전압 주변 회로 영역의 소자 분리 영역(도면부호 b)에 형성되는 게이트 절연막(104)의 두께(t4)는 70∼100Å으로 형성될 수 있다. 그리고, 고전압 주변 회로 영역의 활성 영역(도면부호 a)에 형성되는 게이트 절연막(104)의 두께(t3)는 고전압 주변 회로 영역의 소자 분리 영역(도면부호 b)에 형성되는 두께보다 두껍게 350∼400Å으로 형성될 수 있다. 한편, 고전압 주변 회로 영역에서 활성 영역(도면부호 a)과 인접한 소자 분리 영역(도면부호 b)에 형성되는 게이트 절연막(104)의 일부의 두께는, 고전압 주변 회로 영역의 활성 영역(도면부호 a)에 형성되는 게이트 절연막(104)의 두께(t3)로 형성될 수 있다.
이어서, 게이트 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 도전막(106)은 게이트 절연막(104) 하단에 형성된 채널로부터 전달된 전하가 저장되거나, 저장된 전하가 채널로 빠져나가서 제거될 수 있다. 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
이후에, 도전막(106) 상에 하드 마스크막을 형성한다. 이러한 하드 마스크막은 제1 하드 마스크막(108)과 제2 하드 마스크막(110)의 적층막으로 형성할 수 있다. 제1 하드 마스크(108)는 후속하는 화학 물리 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정시 식각 정지막으로서 역할도 할 수 있도록 질화막으로 형성하는 것이 바람직하다. 또한, 제2 하드 마스크(110)는 산화막으로 형성할 수 있다.
도 1b를 참조하면, 게이트 패터닝 공정으로 반도체 기판(102)의 소자 분리 영역(도면부호 b) 상부의 제2 하드 마스크(110)와 제1 하드 마스크(108)를 식각하여 패터닝한다. 이어서, 제2 하드 마스크(110) 및 제1 하드 마스크(108) 패턴을 이용한 식각 공정으로 도전층(106)에 대해 식각 공정을 실시한다.
이때, 주변 회로 영역에 형성되는 게이트들에 비해 셀 영역에 형성되는 게이트들은 폭이 좁고 인접한 게이트 사이의 거리가 좁기 때문에 더욱 조밀하게 형성된다. 따라서, 셀 영역에 형성되는 게이트 패턴들은 주변 회로 영역에 형성되는 게이트 패턴들에 비해 패턴 밀도가 높다. 이러한 패턴의 밀도 차이로 인하여, 패턴 밀 도가 낮은 주변 회로 영역에 비해 패턴의 밀도가 높은 셀 영역에서 식각되는 양이 적은 로딩 효과가 발생된다.
도전층(106)에 대한 식각 공정시 이러한 로딩 효과를 제어할 수 있도록 식각 레시피(recipe)를 적절하게 조절하는 것이 바람직하다. 즉, 도전층(106)에 대한 식각 공정시 셀 영역의 게이트 절연막(104)은 제거되지 않으면서 주변 회로 영역의 소자 분리 영역(도면부호 b)에는 트렌치가 형성되도록 식각 레시피를 조절한다. 이를 위하여, 도전층(106)에 대한 식각 공정시 산화막에 대한 식각 선택비가 비교적 낮은 5∼20이 되도록 제1 식각 공정을 실시한다. 그리고, 게이트 절연막(104)이 노출되기 전에 제1 식각 공정에 비해 산화막에 대한 식각이 더욱 적게 되도록 산화막에 대한 식각 선택비가 20∼50이 되도록 제2 식각 공정을 실시한다. 이로써, 셀 영역의 게이트 절연막(104) 및 반도체 기판(102)이 식각되는 것을 방지할 수 있다. 도전층(106)에 대한 식각 공정은 HBr 가스와 산소(O2) 가스를 혼합한 식각 가스로 실시할 수 있다. 이때, 산소 가스의 함유량을 높여서 산화막에 대한 식각 선택비를 높일 수 있다.
이에 따라, 도전층(106)에 대한 식각 공정 중에 셀 영역에서 소자 분리 영역(도면부호 b)의 게이트 절연막(104)은 식각되지 않지만, 저전압 주변 회로 영역과 고전압 주변 회로 영역에서 소자 분리 영역(도면부호 b)의 게이트 절연막(104)이 제거되고 노출된 반도체 기판(102)의 소자 분리 영역(도면부호 b)의 일부가 식각되어 트렌치(trench)가 형성된다. 이때, 저전압 주변 회로 영역에 형성된 트렌치 의 높이(d1)와 고전압 주변 회로 영역에 형성된 트렌치의 높이(d2)는 1000∼2500Å로 형성될 수 있다.
또한, 고전압 주변 회로 영역에서 활성 영역(도면부호 a)과 인접한 소자 분리 영역(도면부호 b)의 게이트 절연막(104) 일부는 소자 분리 영역(도면부호 b)의 게이트 절연막(104)에 비해 두께가 두껍게 형성되었기 때문에, 고전압 주변 회로 영역에서 활성 영역(도면부호 a)과 인접한 소자 분리 영역(도면부호 b)의 게이트 절연막(104)은 모두 제거되지 않고 일부가 잔류한다. 이에 따라, 고전압 주변 회로 영역의 소자 분리 영역(도면부호 b) 상부면에는 단차가 형성될 수 있다.
도 1c를 참조하면, 반도체 기판(102)의 소자 분리 영역(도면부호 b) 상에 잔류하는 게이트 절연막(104)에 대해 식각 공정을 실시한다. 그리고, 반도체 기판(102)의 소자 분리 영역(도면부호 b)에 대해 식각 공정을 실시하여 트렌치를 형성한다. 이때, 전술한 공정에서 저전압 주변 회로 영역과 고전압 주변 회로 영역에서 소자 분리 영역(도면부호 b)의 반도체 기판(102)에는 이미 트렌치가 형성되었기 때문에, 저전압 주변 회로 영역에서 형성되는 트렌치의 깊이(d4)와 고전압 주변 회로 영역에서 형성되는 트렌치의 깊이(d6)는 셀 영역에 형성되는 트렌치의 깊이(d3)에 비해 더욱 깊게 형성될 수 있다. 이때, 셀 영역에서 형성되는 트렌치의 깊이(d3)는 2000∼2500Å으로 형성하며, 저전압 주변 회로 영역에서 형성되는 트렌치의 깊이(d4)과 고전압 주변 회로 영역에서 형성되는 트렌치의 깊이(d6)는 3500∼5000Å으로 형성하는 것이 바람직하다.
한편, 전술한 공정에서 고전압 주변 회로 영역에서 반도체 기판(102) 상에 형성된 단차 및 소자 분리 영역(도면부호 b)에 잔류하던 게이트 절연막(104)으로 인하여, 고전압 주변 회로 영역의 소자 분리 영역(도면부호 b)에 형성되는 트렌치 에서 활성 영역(도면부호 a)과 인접한 측벽에는 단차가 형성된다. 이때 형성되는 단차의 깊이(d5)는, 본 공정에서 저전압 주변 회로 영역과 고전압 주변 회로 영역의 트렌치가 추가로 식각되는 깊이인 2000∼2500Å로 형성될 수 있다.
통상적으로, 셀 영역에 비해 고전압이 인가되는 주변 회로 영역은 소자 분리막의 항복 전압(Break Voltage) 특성을 확보하기 위하여 셀 영역에 비해 더욱 깊게 형성되는 트렌치가 형성되어야 한다. 이와 같이 셀 영역과 주변 회로 영역에 트렌치의 깊이를 다르게 형성하기 위하여, 추가로 셀 영역 또는 주변 회로 영역에 아이솔레이션 마스크(isolation mask)를 추가로 형성하고 셀 영역 또는 주변 회로 영역에 별도의 식각 공정을 실시할 수 있다. 하지만 이 경우 셀 영역 또는 주변 회로 영역 각각에 마스크 공정 및 식각 공정을 별도로 실시하기 때문에 공정 단계가 복잡하고 공정 비용이 증가하는 문제가 있다. 하지만, 본 발명의 경우 별도의 마스크 공정이나 식각 공정의 추가 없이 셀 영역과 주변 회로 영역 각각에 적합한 깊이의 트렌치를 형성할 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 게이트 절연막
106 : 도전막 108 : 제1 하드 마스크막
110 : 제2 하드 마스크막

Claims (10)

  1. 제1 영역 및 상기 제1 영역에 비해 패턴이 조밀하게 형성되는 제2 영역을 포함하되, 상기 제1 영역 및 상기 제2 영역은 소자 분리 영역과 활성 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판상에 게이트 절연막, 도전막 및 하드 마스크막 패턴을 형성하는 단계;
    상기 하드 마스크막 패턴을 식각 마스크로 상기 도전막을 제거하는 식각 공정을 실시하되, 상기 제2 영역의 소자 분리 영역의 상기 반도체 기판은 노출되지 않고 상기 제1 영역의 소자 분리 영역의 상기 반도체 기판은 식각되어 트렌치가 형성되는 단계;
    상기 제2 영역의 소자 분리 영역의 상기 반도체 기판이 노출되도록 상기 제2 영역의 상기 게이트 절연막을 제거하는 단계; 및
    상기 제1 영역의 상기 소자 분리 영역 및 상기 제2 영역의 상기 소자 분리 영역의 상기 반도체 기판을 식각하여 트렌치를 형성하되, 상기 제1 영역의 트렌치가 상기 제2 영역의 트렌치보다 더욱 깊게 형성되는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제1항에 있어서,
    상기 제1 영역은 저전압 주변 회로 영역 및 고전압 주변 회로 영역을 포함하는 반도체 소자의 트렌치 형성 방법.
  3. 제1항에 있어서,
    상기 제2 영역은 셀 영역을 포함하는 반도체 소자의 트렌치 형성 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 게이트 절연막은 상기 고전압 주변 회로 영역의 상기 활성 영역보다 상기 고전압 주변 회로 영역의 상기 소자 분리 영역에서 더욱 얇게 형성되는 반도체 소자의 트렌치 형성 방법.
  5. 제2항 또는 제3항에 있어서,
    상기 게이트 절연막은 상기 셀 영역 및 상기 저전압 주변 회로 영역의 상기 활성 영역보다 상기 고전압 주변 회로 영역의 상기 활성 영역에서 더욱 두껍게 형성되는 반도체 소자의 트렌치 형성 방법.
  6. 제2항 또는 제3항에 있어서,
    상기 고전압 주변 회로 영역의 상기 활성 영역과 인접한 상기 고전압 주변 회로 영역의 상기 소자 분리 영역에는 상기 고전압 주변 회로 영역의 상기 활성 영역과 같은 두께의 상기 게이트 절연막이 형성되는 반도체 소자의 트렌치 형성 방법.
  7. 제1항에 있어서,
    상기 도전막을 제거하는 식각 공정시 산화막에 대한 식각 선택비가 다른 두 단계의 식각 공정으로 실시하는 반도체 소자의 트렌치 형성 방법.
  8. 제1항에 있어서,
    상기 도전막을 제거하는 식각 공정시 제1 식각 공정을 실시한 뒤, 상기 제1 식각 공정에 비해 산화막에 대한 식각 선택비가 높은 제2 식각 공정을 실시하는 반도체 소자의 트렌치 형성 방법.
  9. 제8항에 있어서,
    상기 제1 식각 공정은 산화막에 대한 식각 선택비가 5∼20이고 상기 제2 식 각 공정은 산화막에 대한 식각 선택비가 20∼50인 반도체 소자의 트렌치 형성 방법.
  10. 제1항에 있어서,
    상기 도전막을 제거하는 식각 공정시 HBr 가스와 산소 가스를 혼합하여 사용하는 반도체 소자의 트렌치 형성 방법.
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