KR100567027B1 - 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프특성을 최소화하는 방법 - Google Patents

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Abstract

본 발명은 상부 코너 부분을 사용하지 않도록 게이트 산화이전에 HLD 사이드월을 만들어 줌으로써 상부 코너 부분의 영향을 극소화시킬 수 있는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법을 제공하는 것이다.
STI 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법은 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 소정 형상으로 상기 질화막을 패터닝하고 실리콘 기판의 일부분을 소정 깊이로 식각하여 STI를 형성하는 단계와, STI를 산화막으로 충진하고 평탄화하는 단계와, 질화막을 제거하는 단계와, HLD를 형성한 후 에치백(etch back)을 실행하여 측벽 스페이서를 형성하는 단계와, 1차 폴리실리콘층을 형성한 후, 평탄화 공정을 수행하는 단계와, 평탄화된 1차 폴리실리콘층 상에 2차 폴리실리콘층을 형성하는 단계를 포함한다.
험프, STI, 폴리실리콘층

Description

얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법{METHOD FOR MINIMIZING HUMP IN SHALLOW TRENCH ISOLATION}
도 1a 내지 1e는 종래 기술에 의해 STI를 형성하는 공정을 도시한 단면도들이다.
도 2는 종래 기술에 의해 형성된 STI 구조에서 험프(hump)가 발생하는 부분을 도시한 그림이다.
도 3a 내지 도 3f는 본 발명에 의한 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법을 나타낸 단면도들이다.
도 4a는 ONO 구조를 사용하지 않는 일반적인 트랜지스터의 경우에 있어서 플로팅 게이트 패터닝 이후의 패턴을 도시한다.
도 4b 및 도 4c는 도 4a에 도시된 구조를 X축 및 Y축을 따라 절개한 단면도를 각각 도시한다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 패드 질화막
104 : 갭필 산화막 106 : 액티브 영역
108 : HLD 110 : 1차 폴리실리콘층
112 : ONO 114 : 2차 폴리실리콘층
118 : HLD 사이드월 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, STI(shallow trench isolation) 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법에 관한 것이다.
현재의 반도체 소자 제조 공정 중에서 아이솔레이션 공정인 STI 공정을 진행하는 전형적인 방법을 도 1a 내지 1e에 도시하였다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(10) 상에 패드 산화막(12)을 증착한 후, 패드 산화막(12) 상에 질화막(14)을 증착한다. 이어서, 질화막(14) 상에 포토레지스트를 도포한 후, 패터닝 공정을 수행한다. 그리고 나서, CHF3/CF4/O2/Ar 가스의 조합으로 활성화된 플라즈마로 질화막(14)을 건식 식각한다. 전술한 조합 가스에는 CXFX등을 포함할 수 있다. 여기서, x는 양의 정수를 의미한다.
도 1b에 도시한 바와 같이, 실리콘 기판(10)을 STI 식각을 진행하여, STI(16)을 형성한다. STI 건식 식각은 Cl2/O2/Ar 가스의 조합으로 활성화된 플라즈마로 건식 식각을 진행한다. 물론, 이들 조합 가스에 HX등의 가스가 포함될 수도 있다. 그런 다음, SAC(self-aligned contact) 산화 공정을 진행하며, 실리콘 기판(10)과 패드 산화막(12)의 경계면(17)의 실리콘이 산화가 되어 약간의 굴곡(rounding)이 형성되게 된다.
이어서, 도 1c에 도시한 바와 같이, 평탄화를 수행하기 위한 산화막(18)을 STI(16)이 형성된 실리콘 기판(10) 상에 STI(16)을 채울수 있도록 충분하게 증착한다.
도 1d에 도시한 바와 같이, 산화막(18)을 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정을 진행하여 질화막(14)의 일부만을 남기고 평탄화를 진행한다. 따라서, STI(16) 내에 산화막(18)이 채워진 실리콘 기판(10)을 얻게 된다.
다음 단계에서, 도 1e에 도시한 바와 같이, H3PO4와 같은 식각액을 사용하여 남겨진 질화막(14)을 제거한다. 이 경우 H3PO4는 산화막과의 선택비가 우수한 특성을 보이기 때문에 평탄화를 위한 산화막(18)과 패드 산화막(12)는 약간만이 제거되게 된다.
도 2는 전술한 종래 기술에 STI 공정을 실행한 경우에 얻어진 반도체 소자의 단면도이다. 도시한 바와 같이, 기존의 STI 공정을 사용할 경우, 특히 수백 Å 이 상의 게이트 산화막(20)을 성장시킬 경우 STI의 상부 코너에서 원으로 표시한 (A) 부분에서 게이트 산화막(20)이 얇아지는 문제가 발생하게 되어 게이트 산화막(20)의 BV(Breakdown Voltage)를 떨어지게 되며, 또한 상부의 코너 부분(A)에 전계가 집중되어 STI 구조에서 크게 대두되는 험프(hump) 특성이 나타나게 된다.
또한, STI 상부 코너 부분(A)을 포함하는 경우 STI 관련 공정에서의 스트레스가 집중되며, 상부 코너 부분(A)은 기생 소자로 작용하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 상부 코너 부분을 사용하지 않도록 게이트 산화이전에 HLD 사이드월을 만들어 줌으로써 상부 코너 부분의 영향을 극소화시킬 수 있는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화 하는 방법을 제공하는 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와, 상기 소정 형상으로 상기 질화막을 패터닝하고 상기 실리콘 기판의 일부분을 소정 깊이로 식각하여 얕은 트렌치 아이솔레이션(shallow trench isolation; STI)을 형성하는 단계와, STI를 산화막으로 충진하고 평탄화하는 단계와, 질화막을 제거하는 단계와, 상기 질화막이 제거된 상기 산화막 및 상기 기판 상에 HLD를 형성한 후 에치백(etch back)을 실행하여 측벽 스페이서를 형성하는 단계와, 상기 질화막이 제거된 부분을 채우는 1차 폴리실리콘층을 형성한 후, 평탄화 공정을 수행하는 단계와, 상기 평탄화된 1차 폴리실리콘층 상에 2차 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 하는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 3a 내지 도 3f는 본 발명에 의한 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법을 나타낸 단면도들이다.
먼저, 도 3a에 도시된 바와 같이, 소정의 하부구조가 형성된 기판(100) 상에 패드 질화막(102)을 증착한 후, STI 패터닝을 수행한다. 패드 질화막(102)은 대략 1000~2000 Å 정도의 두께로 HLD 측벽 스페이서(sidewall spacer) 제작에 용이한 두께로 형성하는 것이 바람직하다. 이때, 각 공정의 전세 조건 및 STI CMP 량을 고려하여야 한다. 그리고 나서, STI 식각을 수행한 다음 STI 갭-충진(gap-fill)을 진행하기 위하여 충분히 두껍게 산화막을 형성한다.
본 발명의 바람직한 실시예에서 도시하지는 않았지만, 전술한 패드 질화막(102)을 형성하기 전에 패드 산화막을 대략 100~200 Å 정도의 두께로 형성하는 단계를 더 포함할 수도 있다. 이때, 패드 산화막과 패드 질화막(102)와의 두께 비율은 가능하면 15배정도 이상이 넘지 않도록 고려하고 STI 모트(moat) 생성요 인인 전세정 공정의 량 등을 고려하여 설정하는 것이 바람직하다.
이어서, 도 3b에 도시된 바와 같이, STI 갭-충진을 위한 산화막(104)을 STI 상에 형성한 후 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 공정을 이용하여 산화막(104)를 평탄화한다. STI CMP의 패드 질화막(102)의 잔막의 두께는 가능하면 1000 Å이상의 패드 질화막(102)을 유지하도록 한다. 이때, HLD 사이드월 스페이서의 형성에 유리한 공정조건을 위한 STI CMP 진행 후, 패드 질화막(102)의 잔막 두께를 타겟으로 하여 진행하는 것이 바람직하다.
이어서, 도 3c에 도시된 바와 같이, 잔류하는 패드 질화막 층(102)을 제거하고 웰(well) 이온 주입을 수행한다. 그리고 나서, Vt 임플란트 공정을 실행한다.
다음 단계로, 도 3d에 도시된 바와 같이, 게이트 산화막 전세정 공정을 수행한 후 HLD(108)를 증착한다. 이때, HLD 사이드월 스페이서 형성시 액티브 영역(106)의 끝단보다 안쪽으로 들어갈 수 있도록 타겟을 설정하는 것이 바람직하다. 본 발명의 바람직한 실시예에서는 대략 100~1000 Å으로 게이트 산화막 전세정 조건 등을 고려하여 결정하였다.
그리고 나서, 도 3e에 도시된 바와 같이, HLD(108)을 에치백(etch back)하여 HLD 사이드월 스페이서(118)을 형성하고, 게이트 산화막을 형성한 후 1차 폴리실리콘층(110)을 증착한다.
이어서, 도 3f에 도시된 바와 같이, 1차 폴리실리콘층(110)을 CMP 공정으로 평탄화 시킨 다음 ONO(산화막/질화막/산화막)(112)를 형성한다. 이때, ONO(112)는 EEPROM 터널 산화막 플래시 셀을 만들 경우에 추가되는 공정이다. 그리고 나서, 2차 폴리실리콘층(114)을 형성한 다음 폴리실리콘층을 어닐링하는 단계를 수행한다. 본 발명의 바람직한 실시예에 따르면 플로팅 게이트를 형성하기 위한 1차 폴리실리콘층(110)을 형성한 후 CMP 공정을 수행한 다음, 2차 폴리실리콘층(114)를 증착하고 그리고 나서 플로팅 게이트를 패터닝함으로써 종래의 방법에 비하여 단차가 작아져 플로팅 게이트 패턴시 편평도(uniformity)가 향상이 된다.
도 4a는 ONO 구조를 사용하지 않는 일반적인 트랜지스터의 경우에 있어서 플로팅 게이트 패터닝 이후의 패턴을 도시한다.
도 4b 및 도 4c는 도 4a에 도시된 구조를 X축 및 Y축을 따라 절개한 단면도를 각각 도시한다.
상기한 바와 같이 본 발명은 1차 폴리실리콘층 CMP 후 2차 폴리실리콘층을 증착하고 플로팅 게이트를 패터닝함으로써 단차 최소화에 따른 플로팅 게이트 패터닝의 편평도를 개선하는 효과가 있다.
또한, 본 발명은 종래의 EEPROM 터널 산화막 플래시 셀을 만들 경우에 문제가 될 수 있었던 플로팅 게이트의 상부 코너 부분 및 측벽부에서 발생할 수 있는 ONO 층이 얇아지는 현상을 억제할 수 있는 장점이 있다.
더욱이, 본 발명은 기생 소자로 만들어지는 STI 상부 코너 부분의 영향을 극소화함으로써, 이에 따른 규정 소자의 특성을 확보하는 것이 용이하다는 이점이 있다.

Claims (6)

  1. 소정의 하부구조가 형성된 기판 상에 패드 질화막을 형성한 후 소정 형상의 포토레지스트를 형성하는 단계와,
    상기 소정 형상으로 상기 질화막을 패터닝하고 상기 실리콘 기판의 일부분을 소정 깊이로 식각하여 얕은 트렌치 아이솔레이션(shallow trench isolation; STI)을 형성하는 단계와,
    상기 STI를 산화막으로 충진하고 평탄화하는 단계와,
    상기 질화막을 제거하는 단계와,
    상기 질화막이 제거된 상기 산화막 및 상기 기판 상에 HLD를 형성한 후 에치백(etch back)을 실행하여 측벽 스페이서를 형성하는 단계와,
    상기 질화막이 제거된 부분을 채우는 1차 폴리실리콘층을 형성한 후, 평탄화 공정을 수행하는 단계와,
    상기 평탄화된 1차 폴리실리콘층 상에 2차 폴리실리콘층을 형성하는 단계를
    포함하는 것을 특징으로 하는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법.
  2. 제 1항에 있어서, 상기 2차 폴리실리콘층을 형성하는 단계를 수행하기 이전에, ONO(산화막/질화막/산화막)을 형성하는 단계를 더 포함 것을 특징으로 하는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법.
  3. 제 2항에 있어서, 상기 STI는 EEPROM 구조에 적용되는 것을 특징으로 하는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법.
  4. 제 1항에 있어서, 상기 질화막을 대략 1000~2000 Å 정도의 두께로 상기 측벽 스페이서 제작에 용이한 두께로 형성하는 것을 특징으로 하는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법.
  5. 제 1항에 있어서, 상기 HLD는 상기 측벽 스페이서 형성시 액티브 영역의 끝단보다 안쪽으로 들어갈 수 있도록 타겟을 설정하는 것을 특징으로 하는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법.
  6. 제 5항에 있어서, 상기 HLD는 100~1000 Å로 형성되는 것을 특징으로 하는 얕은 트렌치 아이솔레이션 구조를 사용하는 소자에서 험프 특성을 최소화하는 방법.
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