JP2014027110A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ＳＴＩ端部のディボットの発生を抑制し、埋め込み絶縁膜の基板上へのオーバーハングを小さくしてゲート絶縁材料の残渣を抑制する。
【解決手段】 半導体装置の製造方法において、基板上に、第１ストッパ膜と第２ストッパ膜を、前記第１ストッパ膜及び前記第２ストッパ膜とエッチングレートの異なる中間膜を間に挟んでこの順に形成し、所定の開口を有するマスク層を用いて前記第２ストッパ膜に第１開口を形成し、前記第１開口を前記基板と水平な方向に拡張し、前記マスク層を用いて前記第１ストッパ膜に第２開口を形成し、前記第２開口を前記基板と水平な方向に拡張し、前記マスク層、前記第１開口、及び前記第２開口を用いて前記基板に溝を形成し、前記マスク層を除去した後、前記第２ストッパ膜上及び前記溝内に埋め込み絶縁膜を形成し、前記埋め込み絶縁膜を研磨する。
【選択図】図１１

Description

本発明は、半導体装置の製造方法に関する。

近年の半導体装置では、素子分離にＳＴＩ（Shallow Trench Isolation）構造を用いている。ＳＴＩの形成過程で溝内を酸化膜で埋め込む場合、ＳＴＩの端部、すなわち埋め込み酸化膜と活性領域の界面近傍にディボットと呼ばれる窪みが発生する。ディボットは、溝の側壁のシリコン面が熱酸化によって基板の内側へ後退することや、溝の埋め込み後の複数回にわたるフッ酸処理の影響によって発生すると考えられる。

ディボットが発生すると、その後のゲート電極膜の形成時にディボット内部にゲート電極材料が入り込む。ゲート電極膜をゲート電極の形状に加工した後も、ディボットの内部には電極材料の残渣が残る。ポリシリコンゲートの場合は、活性領域との境界にポリシリコンの残渣が残り、短絡の原因となる。その結果、歩留まり、デバイスの信頼性が低下する。

ＳＴＩディボットを防止するために、溝の埋め込み前に基板上に形成されるＣＭＰストッパ膜の開口幅をＳＴＩの溝幅よりも広げることが提案されている（たとえば、特許文献１参照）。ＣＭＰストッパ膜の開口をＳＴＩの開口よりも拡げてから溝を埋め込むことで、ディボットの発生を防止している。

しかし、この手法では、ＳＴＩ端部のディボットの発生を防止することはできても、埋め込み絶縁膜のオーバーハングに起因するポリシリコン残渣を十分に排除することができない。

特開平１１−７４３４０号公報

そこで、ＳＴＩディボットの発生を抑制し、かつ埋め込み絶縁膜のオーバーハングを小さくすることによってゲート電極材料の残渣を抑制することのできる半導体装置の製造方法を提供する。

ひとつの観点では、半導体装置の製造方法は、
基板上に、第１ストッパ膜と第２ストッパ膜を、前記第１ストッパ膜及び前記第２ストッパ膜とエッチングレートの異なる中間膜を間に挟んでこの順に形成し、
所定の開口を有するマスク層を用いて前記第２ストッパ膜に第１開口を形成し、前記第１開口を前記基板と水平な方向に拡張し、
前記マスク層を用いて前記第１ストッパ膜に第２開口を形成し、前記第２開口を前記基板と水平な方向に拡張し、
前記マスク層、前記第１開口、及び前記第２開口を用いて前記基板に溝を形成し、
前記マスク層を除去した後、前記第２ストッパ膜上及び前記溝内に埋め込み絶縁膜を形成し、
前記埋め込み絶縁膜を研磨する
工程を含む。

ＳＴＩディボットの発生とゲート電極材料の残渣を抑制することができる。その結果、半導体装置の歩留まりと信頼性が向上する。

従来のＳＴＩディボットの抑制方法で生じる問題点を説明するための図である。 従来のＳＴＩディボットの抑制方法で生じる問題点を説明するための図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。 実施形態の半導体装置の製造工程図である。

以下で、図面を参照して発明の実施形態を説明する。まず、図１及び図２を参照して、ＳＴＩ端部のディボット発生を防止する従来の方法に生じる問題点を説明する。

図１（ａ）に示すように、ＳＴＩ用の溝１０６の内壁に熱酸化膜１０７が形成され、基板１０１のシリコン面が基板１０１の内側に入り込んでいる。基板１０１上に、熱酸化膜１０２を介してＣＭＰストッパ膜１０３が形成されている。ＣＭＰストッパ膜１０３は、たとえばシリコン窒化膜（ＳｉＮ）である。ＣＭＰストッパ膜１０３の開口幅を溝１０６の開口幅よりも広げて、ＣＭＰストッパ膜１０３の側面を溝１０６の端部から離れる方向に後退させる。具体的には、酸化膜１０４をマスクとして、ウェットエッチングでＣＭＰストッパ膜１０３の側壁を横方向（すなわち、基板１０１の表面と平行な方向）に後退させる。あるいはエッチングガスを選択して等方的にドライエッチングする。ウェットエッチング又は等方的なドライエッチングにより、ＣＭＰストッパ膜１０３の側壁にテーパ状のくびれ１１１が形成される。

図１（ｂ）に示すように、溝１０６を絶縁膜１０９で埋め込み、ＣＭＰで平坦化する。溝１０６を絶縁膜１０９で埋め込むときに、ＣＭＰストッパ膜１０３のくびれ１１１に絶縁膜１０９が入り込む。その後、図１（ｃ）のように、ＣＭＰストッパ膜１０３と熱酸化膜１０２を除去すると、絶縁膜１０９の端部にオーバーハング１１２が発生する。このオーバーハング１１２は、図示はしないが、その後のウェル形成のための犠牲酸化膜の形成と除去でさらに大きくなる。

次に、図２（ａ）のように、ウェル（不図示）形成後、ゲート絶縁膜１１３を形成し、ゲート絶縁膜１１３上にポリシリコン膜１１４を形成する。ポリシリコンはＳＴＩ用の埋め込み絶縁膜１０９のオーバーハング１１２の下側にも入り込む。図２（ｂ）で、レジストマスク１１７を形成して、ポリシリコン膜１１４をゲート電極１１５の形状に加工した後も、図２（ｃ）に示すように、オーバーハング１１２の下方にポリシリコンが残渣１１６として残る。ゲート電極１１５を金属で形成する場合も同様の問題が生じる。

この手法では、ＳＴＩ端部のディボットの発生を防止することはできても、埋め込み絶縁膜１０９のオーバーハング１１２の発生と、オーバーハング下方のゲート材料の残渣という別の問題が生じる。

そこで、実施形態では、ＳＴＩディボットの発生と、基板上のゲート電極材料の残渣を抑制する半導体装置の製造方法を提案する。

図３〜図１４は、実施形態による半導体装置の製造工程図である。実施形態では、基板上に複数層のＣＭＰストッパ膜を、間にエッチングレートの異なる別の絶縁膜を挿入して形成する。ＣＭＰストッパ膜ごとに段階的に基板と水平な方向にＳＴＩ溝の端部から後退させることによって、ＳＴＩ用の埋め込み絶縁膜のオーバーハングを小さくする。

図３を参照すると、シリコン基板１１上に、絶縁膜に挟まれたＣＭＰストッパ膜を複数層、たとえば３層繰り返して堆積する。この例では、シリコン基板１１上に、第１シリコン酸化膜（ＳｉＯ２）１２、第１シリコン窒化膜（ＳｉＮ）１３、第２シリコン酸化膜（ＳｉＯ２）１４、第２シリコン窒化膜（ＳｉＮ）１５、第３シリコン酸化膜（ＳｉＯ２）１６、第３シリコン窒化膜（ＳｉＮ）、第４シリコン酸化膜（ＳｉＯ２）１８をこの順で形成する。

第１シリコン酸化膜１２は、たとえば膜厚１０ｎｍの熱酸化膜である。第１シリコン酸化膜１２上に、第１シリコン窒化膜１３をＣＶＤ法により、たとえば膜厚４０ｎｍに成長する。第１シリコン窒化膜１３上に、ＣＶＤ法により膜厚２０ｎｍの第２シリコン酸化膜１４を形成する。さらに、膜厚５０ｎｍの第２シリコン窒化膜１５、膜厚２０ｎｍの第３シリコン酸化膜１６、膜厚４０ｎｍの第３シリコン窒化膜１７、膜厚１００ｎｍの第４シリコン酸化膜１８を、この順序で順次堆積する。第４シリコン酸化膜１８は、マスク層として用いられる。

図４において、全面にレジスト膜を塗布し、フォトリソグラフィ法により、ＳＴＩに対応する箇所に開口を有するレジストマスク１９を形成する。レジストマスク１９を用い、第４シリコン酸化膜１８、第３シリコン窒化膜１７、第３シリコン酸化膜１６をエッチング除去する。エッチングガスとして、たとえば、ＣＦ4とＣＨＦ3とＡｒの混合ガスを用いる。これにより開口内に第２シリコン窒化膜１５が露出する。

図５において、レジストパターン１９を除去し、全面にシリコン酸化膜２２を２０ｎｍ程度成長する。これにより、第４シリコン酸化膜１８の上面、第３シリコン窒化膜１７の側面、及び第２シリコン窒化膜１５の露出面上に薄いシリコン酸化膜２２が形成される。

図６において、第４シリコン酸化膜１８上及び第２シリコン窒化膜１５上のシリコン酸化膜２２をエッチング除去する。他方、第３シリコン窒化膜１７の側面のシリコン酸化膜２２を保護膜として残す。このときのエッチングは、異方性のドライエッチングとする。これにより、第２シリコン窒化膜１５の一部が開口内に露出する。その後、第４シリコン酸化膜１８及び側壁の酸化膜２２をマスクとして、ドライエッチングにて第２シリコン窒化膜１５を除去して、下層の第２シリコン酸化膜１４を露出する。その後、さらにウェットエッチングにて、第２シリコン窒化膜１５をシリコン基板１１の表面と平行な方向に後退させて第１インデント２３を形成する。エッチャントとして、たとえば熱リン酸（Ｈ3ＰＯ4）溶液を用いて１５０℃で行う。この場合、酸化膜との選択比は１２０：１となる。

図７において、全面にシリコン酸化膜２４を２０ｎｍ成長する。これにより、第４シリコン酸化膜１８の上面、第２シリコン窒化膜１５の側面、及び第２シリコン酸化膜１４上に薄いシリコン酸化膜２４が形成される。第４シリコン酸化膜１８上のシリコン酸化膜２４と第２シリコン酸化膜１４を異方性エッチングにより除去する。このとき、第２シリコン窒化膜１５の後退した側面のシリコン酸化膜２４は保護膜として残る。

図８において、第４シリコン酸化膜１８をマスクとして、ドライエッチングにて露出する第１シリコン窒化膜１３をエッチング除去する。その後、さらにウェットエッチングにて、第１シリコン窒化膜１３を基板表面と平行な方向に後退させて、第２インデント２５を形成する。ウェットエッチングは、たとえば熱リン酸溶液（１５０℃）で行う。

図９において、希フッ酸で、第１シリコン酸化膜１２を除去し、露出したシリコン基板１１の表面から、溝３１を掘り込む。

図１０において、溝３１の内壁に熱酸化膜（不図示）を形成した後、全面に絶縁膜（埋め込み酸化膜）３２を形成して、溝３１の内部を埋め込む。絶縁膜３２は、第３シリコン窒化膜１７上絶縁膜３２は、スピンコーティング法で形成するＳＯＧ（Spin-on-Glass）膜、ＴＥＯＳを原料とするＣＶＤ膜、プラズマＣＶＤによるＨＤＰ（High Density Plasma）膜など、任意の絶縁膜である。

図１１において、絶縁膜３２をＣＭＰ（Chemical Mechanical Polishing）により研磨して、平坦化する。ＣＭＰ工程において、第１シリコン窒化膜１３、第２シリコン窒化膜１５、及び第３シリコン窒化膜１７の積層がＣＭＰストッパとして機能する。絶縁膜３２が研磨されるにつれて、第３シリコン窒化膜１７上に形成されていた第４酸化膜（マスク）１８も研磨される。平坦化の後、アニールにより絶縁膜３２を緻密化する。

図１２において、第３シリコン窒化膜１７、第３シリコン酸化膜１６、第２シリコン窒化膜１５、第２シリコン酸化膜１４、第１シリコン窒化膜１３をエッチング除去する。第１〜第３のシリコン窒化膜１３、１５、１７の除去は，たとえば熱リン酸によるウェットエッチング、第２及び第３のシリコン酸化膜１４、１６の除去は、たとえばフッ酸でウェットエッチングする。このとき、平坦化された埋め込み絶縁膜３２もエッチングされる。さらにウェットエッチングにより第１シリコン酸化膜（熱酸化膜）１２を除去して、犠牲酸化膜（不図示）を形成し、シリコン基板１１にイオン注入により所定の導電型のウェル(不図示)を形成する。その後、希フッ酸により犠牲酸化膜を除去し、シリコン基板上にゲート酸化膜３４を形成する。この過程で、埋め込み絶縁膜３２もエッチングされる。

このように、数回のウェット処理により、埋め込み絶縁膜３２も少しずつ除去されて高さが低減する。しかし、図１２のサークルＡで示すように、埋め込み絶縁膜３２はＳＴＩの溝３１の端部から一定距離ｄだけシリコン基板１１の活性領域側に突出しているので、ＳＴＩ端部にディボットが発生するのを防止することができる。

さらに、２段階に分けてシリコン窒化膜１３，１５を横方向（基板と水平な方向）に後退させているので、一層あたりのくびれ量が少なく、最終的に埋め込み絶縁膜３２のＳＴＩ端部でのオーバーハング４２を小さくすることができる。２段階の横方向へのエッチングにより、ＳＴＩの端部（活性領域との境界）での断面形状は２段の階段形状となっている。

図１０の工程で、埋め込み酸化膜３２の形成に先立って、マスク層として用いたシリコン酸化膜１８と第３シリコン窒化膜１７を除去してから、溝内に熱酸化膜を形成し、その後、第２シリコン窒化膜上及び溝３１内に埋め込み絶縁膜３２を形成してもよい。この場合は、図１１で埋め込み絶縁膜３２の研磨は第２シリコン窒化膜１５でストップする。その後、図１２の工程で第２シリコン窒化膜１５、第２シリコン酸化膜１４、第１シリコン窒化膜１３をエッチング除去する。

なお、図６及び図８において、第１シリコン窒化膜１３、第２シリコン窒化膜１５の横方向（基板と水平な方向）への後退量は、第１シリコン酸化膜１２や犠牲酸化膜（不図示）の除去等のウェット処理を行なった後でも、埋め込み絶縁膜３２の端部がシリコン基板１１とＳＴＩ溝３１の境界をカバーするように、適切に設定されている。

特に図示はしないが、ゲート絶縁膜３４は、電源電圧の異なる領域ごとに膜厚や材料が異なる場合があるので、ある特定の領域だけゲート絶縁膜３４を形成し、その後、その他の領域に別のゲート絶縁膜を形成してもよい。本願発明に直接関係がないので詳細は省略する。

図１３において、全面にゲート電極膜３５を形成する。ゲート電極膜３５はたとえばポリシリコン膜３５である。このとき、オーバーハング４２の曲率半径が従来方法よりも小さくなっており、シリコン基板１１上でオーバーハング４２の下方に入り込むゲート電極材料の量を抑制できる。

図１４において、ゲート電極膜３５上にレジスト膜を形成し、フォトグラフィ法によりパターニングしてレジストマスク３７を形成する。レジストマスク３７を用いてゲート電極膜３５をゲート電極３６の形状に加工し、レジストマスク３７を除去する。

その後、図示はしないが、ゲート電極３６をマスクとして、シリコン基板１１にウェル（不図示）と同じ導電型の不純物を斜め注入等により注入してポケット領域を形成し、次いで、ウェルと逆の導電型の不純物をイオン注入してソース・ドレインエクステンション領域を形成し、ゲート電極３６の側壁に側壁スペーサを形成し、ゲート電極３６及び側壁スペーサをマスクとしてイオン注入によりソース・ドレイン不純物拡散領域を形成する。さらに、層間絶縁膜やコンタクト孔、各種配線層等の形成工程を経て、半導体装置を完成する。

以上の方法によれば、ＣＭＰストッパ膜を複数層設け、複数回に分けて段階的に横方向（基板表面と水平な方向）に開口幅を拡げる。これにより、埋め込み絶縁膜の溝端でのディボット発生を防止し、かつ、埋め込み絶縁膜のオーバーハングを小さくして基板上へのゲート電極材料の残渣を低減することができる。

上述した実施例では、ＣＭＰストッパ膜として、シリコン酸化膜に挟まれたシリコン窒化膜を３層繰り返して形成したが、４層としてもよい。この場合は、図３の構成で、たとえばシリコン窒化膜とシリコン酸化膜をそれぞれ２０ｎｍずつ繰り返して成長する。シリコン窒化膜の層数を４層とすることで、ＣＭＰストッパを基板表面と平行な方向へ三段階に分けてエッチングして、各ＣＭＰストッパ膜のくびれの曲率半径を小さくすることができでる。ＳＴＩ端部での断面形状はゆるやかな３段の階段形状となる。その結果、ＳＴＩ用の埋め込み絶縁膜のオーバーハング形状をなだらかにすることができる。

また、ＣＭＰストッパ膜の数を、間にエッチングレートの異なる絶縁膜を挟んで２層としてもよい。この場合、各層のＣＭＰストッパ膜の膜厚は、２層の膜厚を合わせてＣＭＰストッパとして適切に機能できる膜厚に設定する。たとえば、ＣＭＰストッパ膜としてシリコン窒化膜を用いる場合、下層の第１のシリコン窒化膜を膜厚５０ｎｍに形成し、シリコン酸化膜を挟んで、上層の第２のシリコン窒化膜を膜厚８０ｎｍに形成する。第２のシリコン窒化膜上にマスク層を形成する。この場合、ＣＭＰストッパ膜を３層にする場合と比較して、第１のＣＭＰストッパ膜と第２のＣＭＰストッパ膜の削り量は多くなり、曲率半径も大きくなる。しかし、ＣＭＰストッパ層を２段階に分けて横方向にエッチングしているので、従来の手法と比較すると、オーバーハングの下に入り込むゲート電極材料の残渣を低減することができる。

１１ 基板（シリコン基板）
１２ 第１シリコン酸化膜（第１絶縁膜）
１３ 第１シリコン窒化膜（第１ＣＭＰストッパ膜）
１４ 第２シリコン酸化膜（第２絶縁膜）
１５ 第２シリコン窒化膜（第２ＣＭＰストッパ膜）
１６ 第３シリコン酸化膜（第３絶縁膜）
１７ 第３シリコン窒化膜（第３ＣＭＰストッパ膜）
２３ 第１インデント
２５ 第２インデント
３１ ＳＴＩ溝
３２ 埋め込み絶縁膜
３５ ゲート電極膜
３６ ゲート電極
４２ オーバーハング

Claims (6)

1. 基板上に、第１ストッパ膜と第２ストッパ膜を、前記第１ストッパ膜及び前記第２ストッパ膜とエッチングレートの異なる中間膜を間に挟んでこの順に形成し、
   所定の開口を有するマスク層を用いて前記第２ストッパ膜に第１開口を形成し、前記第１開口を前記基板と水平な方向に拡張し、
   前記マスク層を用いて前記第１ストッパ膜に第２開口を形成し、前記第２開口を前記基板と水平な方向に拡張し、
   前記マスク層、前記第１開口、及び前記第２開口を用いて前記基板に溝を形成し、
   前記マスク層を除去した後、前記第２ストッパ膜上及び前記溝内に埋め込み絶縁膜を形成し、
   前記埋め込み絶縁膜を研磨する
   ことを特徴とする半導体装置の製造方法。
2. 前記第１ストッパ膜への前記第２開口の形成の前に、前記第２ストッパ膜の前記第１開口の露出面に第１保護膜を形成する工程、
   をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第２ストッパ膜上に、第２中間膜を介して第３ストッパ膜を形成し、
   前記マスク層を用いて前記第３ストッパ膜に第３開口を形成し、
   前記第３開口の側面に第２保護膜を形成する、
   工程をさらに含み、
   前記マスク層及び前記第３ストッパ膜をマスクとして、前記第２ストッパ膜に前記第１開口を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記埋め込み絶縁膜は、前記第３ストッパ膜上及び前記溝内に形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第２ストッパ膜への前記第１開口の形成はドライエッチングにより行い、前記第１開口の前記基板と水平な方向への拡張はウェットエッチングにより行うことを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
6. 前記第１ストッパ膜への前記第２開口の形成はドライエッチングにより行い、前記第２開口の前記基板と水平な方向への拡張はウェットエッチングにより行うことを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。

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