JP6009192B2

JP6009192B2 - 半導体装置の製造方法

Info

Publication number: JP6009192B2
Application number: JP2012076406A
Authority: JP
Inventors: 貴章古平; 佐々木　克仁; 克仁佐々木; 祐樹土井; 昂男鍜治; 美奈子折津
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2012-03-29
Filing date: 2012-03-29
Publication date: 2016-10-19
Anticipated expiration: 2032-03-29
Also published as: JP2013207174A

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の素子分離構造として、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）構造が知られている（例えば、特許文献１参照）。一般に、ＳＴＩ構造を形成する際には、ハードマスク層を含む多層構造をエッチングマスクとして用いてエッチングを行うことによって、シリコン基板にトレンチを形成し、ＣＶＤ法によりトレンチ内に絶縁材料からなる埋め込み膜を形成し、その後、埋め込み膜の一部及びハードマスク層を除去する。

特開平１０−３０８４４２号公報

しかしながら、従来の半導体装置の製造方法では、埋め込み膜の形成時にトレンチ内の埋め込み膜の内部にボイドが発生し、埋め込み膜及びハードマスク層のエッチバック後にボイドが凹部として露出することがあった。この凹部により、洗浄液やホトレジストが残留したり、熱処理時における熱膨張に起因して凹部周辺に破損が発生したり、凹部に洗浄液が残留して拡散炉内を汚染させるなどの問題が生じることがあった。

そこで、本発明の目的は、トレンチ内の埋め込み膜の内部にボイドを発生させ難い半導体装置の製造方法を提供することである。

本発明の一態様に係る半導体装置の製造方法は、基板の主表面上に絶縁膜を形成する工程と、前記絶縁膜上にストッパ膜を形成する工程と、前記ストッパ膜上にハードマスク層を形成する工程と、前記ハードマスク層上に、開口部を有するマスクパターンを形成する工程と、前記開口部を介して、前記ハードマスク層及び前記ストッパ膜に、前記ハードマスク層に対するエッチングレートが前記ストッパ膜に対するエッチングレートよりも高い等方性エッチングを施して、前記絶縁膜を露出させる工程と、前記開口部を介して、前記絶縁膜に異方性エッチングを施して前記基板を露出すると共に、前記マスクパターン、前記ハードマスク層、前記ストッパ膜、及び前記絶縁膜をマスクとして前記基板にトレンチを形成する工程と、前記マスクパターンを除去する工程と、前記トレンチ内を絶縁材料で埋め込むことによって埋め込み膜を形成する工程と、前記ストッパ膜が露出するまで、前記埋め込み膜及び前記ハードマスク層を除去する工程とを有し、前記トレンチに面し、互いに対向する前記ストッパ膜の端面は、前記ハードマスク層に近付くほど間隔を広げ、且つ、前記主表面に対して傾斜する第１のテーパ面を含み、前記トレンチに面し、互いに対向する前記ハードマスク層の端面は、前記マスクパターンに近付くほど間隔を広げ、且つ、前記主表面に対して傾斜する第２のテーパ面を含むことを特徴とする。

本発明の他の態様に係る半導体装置の製造方法は、基板の主表面上に、酸化シリコンで絶縁膜を形成する工程と、前記絶縁膜上に、酸化シリコンでハードマスク層を形成する工程と、前記ハードマスク層上に、開口部を有するマスクパターンを形成する工程と、前記開口部を介して、前記ハードマスク層及び前記絶縁膜に異方性エッチングを施して、前記ハードマスク層及び前記絶縁膜を貫通し、前記基板に達するトレンチを形成する工程と、前記マスクパターンを除去する工程と、前記トレンチ内を絶縁材料としての酸化シリコンで埋め込むことによって埋め込み膜を形成する工程と、窒素イオン及びシリコンイオンを打ち込むことによって、前記絶縁膜と前記ハードマスク層の境界近傍にストッパ膜を形成する工程と、前記ストッパ膜が露出するまで、前記埋め込み膜及び前記ハードマスク層を除去する工程とを有することを特徴とする。

本発明の半導体装置の製造方法によれば、トレンチ内の埋め込み膜の内部にボイドが発生し難いという効果がある。

比較例の半導体装置の製造方法におけるプロセスを示す概略断面図（その１）である。比較例の半導体装置の製造方法におけるプロセスを示す概略断面図（その２）である。比較例の半導体装置の製造方法におけるプロセスを示す概略断面図（その３）である。比較例の半導体装置の製造方法におけるプロセスを示す概略断面図（その４）である。比較例の半導体装置の製造方法におけるプロセスを示す概略断面図（その５）である。第１の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その１）である。第１の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その２）である。第１の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その３）である。第１の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その４）である。第１の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その５）である。第１の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その６）である。第１の実施形態に係る半導体装置の製造方法の条件を説明するための、図８に対応する図である。第１の実施形態に係る半導体装置の製造方法の条件を説明するために用いる参考図である。第２の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その１）である。第２の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その２）である。第２の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その３）である。第２の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その４）である。第２の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その５）である。第２の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図（その６）である。

以下に、比較例の半導体装置の製造方法、並びに、第１及び第２の実施形態に係る半導体装置の製造方法を説明する。

《１》比較例
図１から図５までは、ＳＴＩ構造を持つ比較例の半導体装置の製造方法を示す概略断面図である。比較例の半導体装置の製造方法では、先ず、図１に示されるように、シリコン（Ｓｉ）基板３０１の主表面上に酸化シリコンから成る絶縁膜（素子分離膜又はパッド膜）３０２、窒化シリコン（又はポリシリコン）から成るストッパ膜３０３、及び酸化シリコンからなるハードマスク層３０４を、例えば、ＣＶＤ（化学気相成長）法によって順に形成し、さらに、ハードマスク層３０４上に開口部３１１ａを有するレジストマスクであるマスクパターン３１１を、例えば、ホトリソグラフィ技術を用いて形成する。

次に、図２に示されるように、マスクパターン３１１の開口部３１１ａを通して異方性エッチングを行い、ハードマスク層３０４、ストッパ膜３０３、及び絶縁膜３０２を貫通してシリコン基板３０１内部に達するトレンチ３０５を形成する。このとき、ハードマスク層３０４、ストッパ膜３０３、及び絶縁膜３０２のエッチングレートの差によって、ストッパ膜３０３のトレンチ３０５側の端面３０３ａが、トレンチ３０５側（内側）に突き出て、絶縁膜３０２のトレンチ３０５側の端面３０２ａがストッパ膜３０３の端面３０３ａよりも外側に後退した（窪んだ）構造となることがある。

次に、マスクパターン３１１を除去した後、図３に示されるように、ＣＶＤ法により、トレンチ３０５内に酸化シリコンから成る埋め込み膜３０６を形成する。このとき、ストッパ膜３０３の端面３０３ａがトレンチ３０５側（内側）に突き出ているため、トレンチ３０５内の埋め込み膜３０６の内部であって、ストッパ膜３０３の近傍やストッパ膜３０３よりも底側の位置（基板３０１側）にボイド３０６ａが発生し易い。

次に、図４に示されるように、エッチング又はＣＭＰ（化学機械研磨）により、埋め込み膜３０６の一部（上側の部分）及びハードマスク層３０４を除去し、さらに、図５に示されるように、エッチングによってストッパ膜３０３を除去する。このとき、埋め込み膜３０６のボイド３０６ａが露出し、埋め込み膜３０６の上部にボイド３０６ａの一部が凹部として露出する。

既に、説明したように、この凹部により、洗浄液やホトレジストが半導体装置上に残留したり、熱処理時における熱膨張に起因して凹部周辺に破損が発生したり、凹部に洗浄液が残留して拡散炉内を汚染させるなどの問題が生じることがあった。これに対し、以下に説明する、第１及び第２の実施形態においては、このような凹部が発生し難い。

《２》第１の実施形態
図６から図１２までは、第１の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図である。

第１の実施形態に係る半導体装置の製造方法では、先ず、図６に示されるように、シリコン（Ｓｉ）基板１０１の主表面上に酸化シリコンから成る絶縁膜（素子分離膜又はパッド膜）１０２、窒化シリコン（又はポリシリコン）から成るストッパ膜１０３、及び酸化シリコンからなるハードマスク層１０４を、例えば、ＣＶＤ法によって順に形成し、さらに、ハードマスク層１０４上に開口部１１１ａを有するレジストマスクのマスクパターン１１１を、例えば、ホトリソグラフィ技術を用いて形成する。

次に、図７に示されるように、開口部１１１ａを通して等方性エッチング（例えば、矢印１１２方向にエッチングが進行する）を行い、ハードマスク層１０４及びストッパ膜１０３を貫通して絶縁膜１０２の上面に達する、トレンチ１０５を形成し、次に、図８に示されるように、開口部１１１ａを通して異方性エッチング（主に矢印１１３方向にエッチングが進行する）を行い、絶縁膜１０２を貫通して、シリコン基板１０１の内部に達するトレンチ１０５を形成する。このとき、ハードマスク層１０４のエッチングレートよりもストッパ膜１０３のエッチングレートを低く設定し、ストッパ膜１０３よりもハードマスク層１０４のエッチングが速く進行するようにする。

次に、マスクパターン１１１を除去した後、図９に示されるように、ＣＶＤ法により、トレンチ１０５内に酸化シリコンから成る埋め込み膜１０６を形成する。このとき、ストッパ膜１０３の端面１０３ａ及びハードマスク層１０４の端面１０４ａは、テーパ状であり、絶縁膜１０２よりも幅の広いスペースを形成しているので、ストッパ膜１０３の近傍やストッパ膜１０３よりも低い位置にボイドは発生し難い。

次に、図１０に示されるように、エッチング又はＣＭＰにより、埋め込み膜１０６の一部（上側の部分）及びハードマスク層１０４を除去し、さらに、図１１に示されるように、エッチングによってストッパ膜１０３を除去する。このとき、埋め込み膜１０６にボイドは存在しないので、埋め込み膜１０６の上部に凹部は発生しない。

なお、図８に対応する参考図である図１２に示されるように、トレンチ１０５に面し、互いに対向するストッパ膜１０３の端面１０３ａ，１０３ｂは、ハードマスク層１０４に近付くほど間隔Ｄ_１０３を広げ、且つ、シリコン基板１０１の主表面に対して角度θ_１０３で傾斜する第１のテーパ面を含む。また、図１２に示されるように、トレンチ１０５に面し、互いに対向するハードマスク層１０４の端面１０４ａ，１０４ｂは、マスクパターン１１１に近付くほど間隔Ｄ_１０４を広げ、且つ、シリコン基板１０１の主表面に対して角度θ_１０４で傾斜する第２のテーパ面を含む。また、角度θ_１０３及び角度θ_１０４は、ともに９０°より小さい角度である。

また、図１２に示されるように、互いに対向するハードマスク層１０４の端面１０４ａ，１０４ｂの間隔Ｄ_１０４の最小値は、互いに対向するストッパ膜１０３の端面１０３ａ，１０３ｂの間隔Ｄ_１０３の最大値よりも、長さ（２×Ｌ_１０４）大きい。

さらに、シリコン基板１０１の主表面に対して第２のテーパ面（ハードマスク層１０４の端面１０４ａ，１０４ｂ）が成す角度θ_１０４は、シリコン基板１０１の主表面に対して第１のテーパ面（ストッパ膜１０３の端面１０３ａ，１０３ｂ）が成す角度θ_１０３よりも小さい。このようにすれば、埋め込み膜１０６の形成途中で、トレンチ１０５の入り口側（上側）の空隙が下側の空隙よりも狭くなるような状態が発生し難くなるので、ボイドの発生が生じ難くなる。

また、参考図である図１３に示されるように、シリコン基板４０１、絶縁膜４０２、ストッパ膜４０３、及びハードマスク層４０４に、垂直な側面を持つトレンチが形成され、このトレンチ内に埋め込み膜４０６を堆積させるプロセスの途中で、トレンチの入り口側の膜厚である埋め込み最大膜厚Ｑ_１が、トレンチの下側の膜厚である埋め込み最小膜厚Ｑ_２よりも厚くなる。そこで、第１の実施形態においては、
（Ｌ_１０３＋Ｌ_１０４）≧（Ｑ_１―Ｑ_２）
とすることが望ましい。この条件は、第１の実施形態において、埋め込み膜１０６にボイドが生じないであろう条件である。すなわち、埋め込み膜１０６の形成途中において、トレンチ１０５の入り口側（上側）の空隙がトレンチの底側の空隙よりも狭くなるような状態が発生しないことを述べている条件である。

以上に説明したように、第１の実施形態に係る半導体装置の製造方法によれば、ハードマスク層１０４及びストッパ膜１０３に等方性エッチングを行った後に、等方性エッチング時と同じマスクパターン１１１を用いて、絶縁膜１０２及びシリコン基板１０１の異方性エッチングを行うので、トレンチ１０５を途中で狭めるように突き出す構造（オーバーハング形状）は発生しない。このため、ＣＶＤ法でトレンチ１０５内部に埋め込み膜１０６を形成する際に、トレンチ１０５の底部で埋め込み酸化膜が堆積するよりも前に、ストッパ膜１０３近傍で埋め込み酸化膜の構成材料同士が接触してしまい、トレンチ１０５の底部付近にボイドを発生させるような現象は、生じ難い。

《３》第２の実施形態
図１４から図１９までは、第２の実施形態に係る半導体装置の製造方法におけるプロセスを示す概略断面図である。

第２の実施形態に係る半導体装置の製造方法では、先ず、図１４に示されるように、シリコン（Ｓｉ）基板２０１の主表面上に酸化シリコンから成る絶縁膜（素子分離膜又はパッド膜）２０２及び酸化シリコンからなるハードマスク層２０４を、例えば、ＣＶＤ法によって順に形成し、さらに、ハードマスク層２０４上に開口部２１１ａを有するレジストマスクのマスクパターン２１１を、例えば、ホトリソグラフィ技術を用いて形成する。

次に、図１５に示されるように、開口部２１１ａを通して異方性エッチングを行い、ハードマスク層２０４及び絶縁膜２０２を貫通して、シリコン基板２０１の内部に達するトレンチ２０５を形成する。このとき、窒化シリコンからなるストッパ膜は存在しないので、トレンチ２０５の内部に突き出る構造は存在しない。

次に、マスクパターン２１１を除去した後、図１６に示されるように、ＣＶＤ法により、トレンチ２０５内に酸化シリコンから成る埋め込み膜２０６を形成する。このとき、トレンチ２０５の内部に突き出る構造は存在しないので、埋め込み膜２０６内にボイドは発生し難い。

トレンチ２０５内に埋め込み膜２０６を形成した後に、図１６に示されるように、ハードマスク層２０４の底部（絶縁膜２０３より上部）に窒素（Ｎ）及びシリコン（Ｓｉ）をイオン注入する。このとき、例えば、窒素濃度及びシリコン濃度のそれぞれが、１×１０^１９［ｃｍ^−３］〜１×１０^２２［ｃｍ^−３］程度になるように設定し、且つ、窒素濃度とシリコン濃度の比率（窒素濃度：シリコン濃度）が、１：１から３：４程度までの範囲内になるように設定して、イオン注入を行う。この工程によって生成される酸窒化シリコン（ストッパ膜）の膜厚の制御は、例えば、深さの異なるイオン注入を複数回実施することで行うことができる。このようにすることで、所望の濃度のストッパ膜を任意の厚みで形成することが可能になる。

次に、図１７に示されるように、窒素がイオン注入された領域に酸窒化シリコンを形成するための熱処理を行う。この熱処理は、例えば、約８５０［℃］、３０［ｓｅｃ］程度のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）である。このハードマスク層２０４の底部に形成された酸窒化シリコンは、ストッパ膜２０３としての機能を持つ。

次に、図１８に示されるように、エッチング又はＣＭＰにより、埋め込み膜２０６の一部（上側の部分）及びハードマスク層２０４を除去し、さらに、図１９に示されるように、エッチングによってストッパ膜２０３を除去する。このとき、埋め込み膜２０６にボイドは存在しないので、埋め込み膜２０６の上部に凹部は発生しない。

以上に説明したように、第２の実施形態に係る半導体装置の製造方法によれば、ハードマスク層２０４の異方性エッチングによってトレンチ２０５を形成するときには、ストッパ膜２０３が存在せず、ハードマスク層２０４と絶縁膜２０２のエッチングレートは同等であるため、トレンチ２０５に突き出た構造及びトレンチ２０５から外側に窪んだ構造は発生しない。そのため、第２の実施形態によれば、埋め込み膜２０６形成時にボイドは発生し難い。

さらに、窒素イオン注入と熱処理により形成されるストッパ膜は、トレンチ上部にも形成されるため、埋め込み膜２０６とハードマスク層２０４のエッチバック、又は、ＣＭＰにて、トレンチ２０５上部にリセス（参考図である図１３の符号４２０部分のようにストッパ膜の存在しない部分）が発生しない。そのため、トレンチ上部に段差が形成されることによる不具合の発生も抑制できる。

１０１，２０１シリコン基板、１０２，２０２絶縁膜（素子分離膜又はパッド膜）、１０３，２０３ストッパ膜、１０４，２０４ハードマスク層、１０５，２０５トレンチ、１０６，２０６埋め込み膜、１１１，２１１マスクパターン、１１１ａ，２１１ａ開口部。

Claims

基板の主表面上に絶縁膜を形成する工程と、
前記絶縁膜上にストッパ膜を形成する工程と、
前記ストッパ膜上にハードマスク層を形成する工程と、
前記ハードマスク層上に、開口部を有するマスクパターンを形成する工程と、
前記開口部を介して、前記ハードマスク層及び前記ストッパ膜に、前記ハードマスク層に対するエッチングレートが前記ストッパ膜に対するエッチングレートよりも高い等方性エッチングを施して、前記絶縁膜を露出させる工程と、
前記開口部を介して、前記絶縁膜に異方性エッチングを施して前記基板を露出すると共に、前記マスクパターン、前記ハードマスク層、前記ストッパ膜、及び前記絶縁膜をマスクとして前記基板にトレンチを形成する工程と、
前記マスクパターンを除去する工程と、
前記トレンチ内を絶縁材料で埋め込むことによって埋め込み膜を形成する工程と、
前記ストッパ膜が露出するまで、前記埋め込み膜及び前記ハードマスク層を除去する工程と
を有し、
前記トレンチに面し、互いに対向する前記ストッパ膜の端面は、前記ハードマスク層に近付くほど間隔を広げ、且つ、前記主表面に対して傾斜する第１のテーパ面を含み、
前記トレンチに面し、互いに対向する前記ハードマスク層の端面は、前記マスクパターンに近付くほど間隔を広げ、且つ、前記主表面に対して傾斜する第２のテーパ面を含む
ことを特徴とする半導体装置の製造方法。
前記絶縁膜は、酸化シリコンで形成され、
前記ストッパ膜は、窒化シリコン又はポリシリコンで形成され、
前記ハードマスク層は、酸化シリコンで形成され、
前記埋め込み膜は、酸化シリコンで形成される
ことを特徴とする請求項１に記載の半導体装置の製造方法。
互いに対向する前記ハードマスク層の端面の間隔の最小値は、互いに対向する前記ストッパ膜の端面の間隔の最大値よりも大きいことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記主表面に対して第２のテーパ面が成す角度は、前記主表面に対して第１のテーパ面が成す角度よりも小さいことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
基板の主表面上に、酸化シリコンで絶縁膜を形成する工程と、
前記絶縁膜上に、酸化シリコンでハードマスク層を形成する工程と、
前記ハードマスク層上に、開口部を有するマスクパターンを形成する工程と、
前記開口部を介して、前記ハードマスク層及び前記絶縁膜に異方性エッチングを施して、前記ハードマスク層及び前記絶縁膜を貫通し、前記基板に達するトレンチを形成する工程と、
前記マスクパターンを除去する工程と、
前記トレンチ内を絶縁材料としての酸化シリコンで埋め込むことによって埋め込み膜を形成する工程と、
窒素イオン及びシリコンイオンを打ち込むことによって、前記絶縁膜と前記ハードマスク層の境界近傍にストッパ膜を形成する工程と、
前記ストッパ膜が露出するまで、前記埋め込み膜及び前記ハードマスク層を除去する工程と
を有することを特徴とする半導体装置の製造方法。
前記イオンの打ち込みは、
前記ストッパ膜の窒素濃度が、１×１０^１９［ｃｍ^−３］から１×１０^２２［ｃｍ^−３］までの範囲内になり、
前記ストッパ膜のシリコン濃度が、１×１０^１９［ｃｍ^−３］から１×１０^２２［ｃｍ^−３］までの範囲内になり、
前記窒素濃度と前記シリコン濃度の比率が、１：１から３：４までの範囲内になるように行われる
ことを特徴とする請求項５に記載の半導体装置の製造方法。
前記埋め込み膜及び前記ハードマスク層を除去する工程は、エッチング又はＣＭＰにより行われることを特徴とする請求項１から６までのいずれか１項に記載の半導体装置の製造方法。
前記埋め込み膜及び前記ハードマスク層を除去する工程の後に、前記ストッパ膜を除去する工程をさらに有することを特徴とする請求項１から７までのいずれか１項に記載の半導体装置の製造方法。