CN107689319B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN107689319B
CN107689319B CN201610632888.XA CN201610632888A CN107689319B CN 107689319 B CN107689319 B CN 107689319B CN 201610632888 A CN201610632888 A CN 201610632888A CN 107689319 B CN107689319 B CN 107689319B
Authority
CN
China
Prior art keywords
layer
dielectric layer
substrate structure
opening
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610632888.XA
Other languages
English (en)
Other versions
CN107689319A (zh
Inventor
彭仕敏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201610632888.XA priority Critical patent/CN107689319B/zh
Priority to US15/651,918 priority patent/US10115628B2/en
Priority to EP17184174.5A priority patent/EP3279932B1/en
Publication of CN107689319A publication Critical patent/CN107689319A/zh
Application granted granted Critical
Publication of CN107689319B publication Critical patent/CN107689319B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开了一种半导体装置及其制造方法，涉及半导体技术领域。该方法包括：提供衬底结构，衬底结构包括在半导体衬底上依次形成的电介质层、功能层和硬掩膜层，对衬底结构图案化以形成穿过硬掩膜层和功能层延伸到电介质层中的开口，在对开口中的功能层侧壁氧化处理后，进一步去除开口下的电介质层以露出半导体衬底，以及去除功能层侧壁上的氧化物，从而形成接触孔，其中接触孔具有在功能层中的第一部分和在电介质层中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。由于接触孔上部的横向宽度被扩大，从而在接触孔中形成接触件时不会在接触件中形成孔洞，因此可有效提高器件性能。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体技术领域，特别涉及半导体装置及其制造方法。
背景技术
随着半导体装置集成度的提升，各半导体装置元件的尺寸显著缩小，各半导体装置元件之间的间距也随之减小，从而可有效提高集成电路的整合密度。为了避免因半导体装置元件尺寸缩小导致电容量减小的问题，可通过增加电容器的高度，或者将电容器制成圆柱型或凹型加以克服。
而对于接触件或通孔(via hole)来说，由于半导体装置元件尺寸缩小，因此导致接触件或通孔的尺寸相应减小，从而利用传统的金属化处理方案很难填充这些高纵横比(aspect ratio)的接触孔。
图1A和图1B给出了现有技术中形成接触件一个示例的示意图。如图1A所示，在基板(未示出)上形成有衬底11，在衬底11上沉积有电介质层12，在电介质层12上形成有抗反射层13。对该半导体结构进行图案化，以便形成穿过抗反射层13和电介质层12的开口，从而露出衬底11。接下来在该半导体结构表面形成一个包括钛层14和氮化钛层15的复合层。再利用化学气相沉积法或其它工艺沉积钨层16以形成接触件。由于在上述步骤中形成的开口侧壁与抗反射层13的上表面垂直，因此通过上述沉积处理，钨层16会在开口上部形成凸缘17，从而导致在钨层16中形成孔洞18。
通过对图1A所形成的半导体结构进行化学机械抛光处理以露出电介质层12，如图1B所示。由于钨层16中具有孔洞18，因此在抛光处理过程中会出现杂质19进入孔洞18的情况，杂质19会对半导体装置的性能造成严重影响。
因此，需要设计一种新的半导体装置制造方法，以避免在接触件中形成孔洞，从而有效提高半导体装置的质量。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体装置的制造方法。本发明一个实施例的目的之一是：提供一种半导体装置。由于在衬底结构中形成的接触孔上部的横向宽度被扩大，从而在接触孔中形成接触件时不会在接触件中形成孔洞，因此可有效提高器件性能。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：
提供衬底结构，衬底结构包括在半导体衬底上的电介质层、在电介质层上的功能层和在功能层上的硬掩膜层，功能层能够与氧反应；
对衬底结构进行图案化，以便形成穿过硬掩膜层和功能层延伸到电介质层中的开口；
对开口中的功能层侧壁进行氧化处理；
在氧化处理之后，对衬底结构进行处理，以去除开口下的电介质层从而露出半导体衬底，以及去除功能层侧壁上由氧化处理形成的氧化物，从而形成接触孔；
其中接触孔具有在功能层中的第一部分和在电介质层中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在一些实施例中，在接触孔中填充导电材料，以形成接触件。
在一些实施例中，功能层包括在电介质层上的过渡层和在过渡层上的非晶碳层，过渡层是包含碳和硅的绝缘介质层。
在一些实施例中，在过渡层中，靠近非晶碳层一侧的碳含量高于靠近电介质层一侧的碳含量。
在一些实施例中，对衬底结构进行图案化的步骤包括：
在硬掩膜层上生成图案化的光刻胶层；
利用图案化的光刻胶层对衬底结构进行刻蚀，以形成开口。
在一些实施例中，氧化处理包括光刻胶层的去除。
在一些实施例中，对开口中的功能层侧壁进行氧化处理的步骤包括：
对开口中的非晶碳层侧壁和过渡层侧壁进行氧化，从而去除部分非晶碳，以及在过渡层侧壁上形成氧化物。
在一些实施例中，对衬底结构进行处理的步骤包括：
对衬底结构进行干法刻蚀，以去除开口下的电介质层从而露出半导体衬底，以及去除硬掩膜层；
对衬底结构进行湿法刻蚀，以去除过渡层侧壁上由氧化处理形成的氧化物，从而形成接触孔。
在一些实施例中，对衬底结构进行刻蚀的步骤包括：
去除开口下的电介质层以露出半导体衬底，以及去除硬掩膜层和非晶碳层；
对衬底结构进行湿法刻蚀，以去除过渡层侧壁上由氧化处理形成的氧化物，从而形成接触孔。
在一些实施例中，去除开口下的电介质层以露出半导体衬底，以及去除硬掩膜层和非晶碳层的步骤包括：
对衬底结构进行干法刻蚀，以去除硬掩膜层，以及使得开口在电介质层中向半导体衬底方向延伸；
去除非晶碳层；
对衬底结构进行干法刻蚀，以去除开口下的电介质层以露出半导体衬底。
在一些实施例中，氧化处理包括利用含氧的等离子体处理。
在一些实施例中，电介质层的材料为硅的氧化物。
在一些实施例中，电介质层包括在半导体衬底上的第一电介质层和在第一电介质层上的第二电介质层，其中第一电介质层的材料为磷硅玻璃PSG、硼磷硅玻璃BPSG、或硅的氧化物，第二电介质层的材料为硅的氧化物。
在一些实施例中，形成接触件的步骤包括：
在衬底结构上形成导电材料层以至少填充接触孔，以及
对导电材料层进行化学机械抛光处理，以使得剩余的功能层的上表面与剩余的导电材料层的上表面齐平，从而形成接触件。
根据本发明的第二方面，提供了一种半导体装置，包括：
在半导体衬底上的电介质层和在电介质层上的功能层，其中功能层包括包含碳和硅的绝缘介质的过渡层，以及在过渡层上的非晶碳层；以及
穿过功能层和电介质层以露出半导体衬底的一部分的接触孔；
其中接触孔具有在功能层中的第一部分和在电介质层中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在一些实施例中，在过渡层中，靠近非晶碳层一侧的碳含量高于靠近电介质层一侧的碳含量。
在一些实施例中，在接触孔中通过填充导电材料形成的接触件。
根据本发明的第三方面，提供了一种半导体装置，包括：
在半导体衬底上的电介质层和在电介质层上的功能层，其中功能层包括包含碳和硅的绝缘介质的过渡层；以及
穿过功能层和电介质层以露出半导体衬底的一部分的接触孔；
其中接触孔具有在功能层中的第一部分和在电介质层中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在一些实施例中，功能层还包括在过渡层上的非晶碳层。
在一些实施例中，在接触孔中通过填充导电材料形成的接触件。
本发明通过对衬底结构进行处理，使得在衬底结构中形成的接触孔上部的横向宽度被扩大，从而在接触孔中形成接触件时不会在接触件中形成孔洞，因此可有效提高器件性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A和图1B是示意性地示出根据现有技术的半导体装置的制造过程中一个阶段的结构示意图。
图2是示意性地示出根据本发明一些实施例的半导体装置制造方法的示意图。
图3A-图3I是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
图4A-图4K是示意性地示出根据本发明一些实施例的半导体装置的制造过程中一个阶段的结构的示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图2是示意性地示出根据本发明一些实施例的半导体装置制造方法的示意图。其中，本实施例的方法步骤包括：
步骤201，提供衬底结构，衬底结构包括在半导体衬底上的电介质层、在电介质层上的功能层和在功能层上的硬掩膜层，功能层能够与氧反应。
在一些实施例中，电介质层的材料为硅的氧化物。例如，电介质层可包括在半导体衬底上的第一电介质层和在第一电介质层上的第二电介质层，其中第一电介质层的材料为磷硅玻璃PSG、硼磷硅玻璃BPSG、或硅的氧化物，第二电介质层的材料为硅的氧化物。
在一些实施例中，功能层可包括在电介质层上的过渡层和在过渡层上的非晶碳层，过渡层是包含碳和硅的绝缘介质层，例如可以为超低介电常数(Ultra-low K，简称：ULK)介质层。
其中在过渡层中，靠近非晶碳层一侧的碳含量高于靠近电介质层一侧的碳含量。也就是说，在从电介质层到非晶碳层的方向上，过渡层中的碳含量是逐渐提高的。其中碳含量可以是连续提高的，也可以是呈阶梯式提高的。
步骤202，对衬底结构进行图案化，以便形成穿过硬掩膜层和功能层延伸到电介质层中的开口。
其中，对衬底结构进行图案化的步骤可包括：
在硬掩膜层上生成图案化的光刻胶层，利用图案化的光刻胶层对衬底结构进行刻蚀，以形成开口。
步骤203，对开口中的功能层侧壁进行氧化处理。
在一些实施例中，对开口中的功能层侧壁进行氧化处理的步骤可包括：
对开口中的非晶碳层侧壁和过渡层侧壁进行氧化，从而去除部分非晶碳，以及在过渡层侧壁上形成氧化物。在一些实施例中，在过渡层侧壁上形成的是结构疏松的氧化物。
在一些实施例中，氧化处理可包括利用含氧的等离子体处理。
此外，氧化处理还可包括光刻胶层的去除。
步骤204，在氧化处理之后，对衬底结构进行处理，以去除开口下的电介质层从而露出半导体衬底，以及去除功能层侧壁上由氧化处理形成的氧化物，从而形成接触孔。
其中接触孔具有在功能层中的第一部分和在电介质层中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在一个实施例中，对衬底结构进行处理的步骤可包括：
对衬底结构进行干法刻蚀，以去除开口下的电介质层从而露出半导体衬底，以及去除硬掩膜层，然后对衬底结构进行湿法刻蚀，以去除过渡层侧壁上由氧化处理形成的氧化物，从而形成接触孔。
在另一实施例中，对衬底结构进行处理的步骤可包括：
去除开口下的电介质层以露出半导体衬底，以及去除硬掩膜层和非晶碳层，然后对衬底结构进行湿法刻蚀，以去除过渡层侧壁上由氧化处理形成的氧化物，从而形成接触孔。
其中，上述去除开口下的电介质层以露出半导体衬底，以及去除硬掩膜层和非晶碳层的步骤可包括：
对衬底结构进行干法刻蚀，以去除硬掩膜层，以及使得开口在电介质层中向半导体衬底方向延伸，然后去除非晶碳层，对衬底结构进行干法刻蚀，去除开口下的电介质层以露出半导体衬底。
在形成接触孔后，可在接触孔中填充诸如钨的导电材料，以形成接触件。
在一些实施例中，形成接触件的步骤可包括：
在衬底结构上形成导电材料层以至少填充接触孔，对导电材料层进行化学机械抛光处理，以使得剩余的功能层的上表面与剩余的导电材料层的上表面齐平，从而形成接触件。
本发明通过对衬底结构进行处理，使得在衬底结构中形成的接触孔上部的横向宽度被扩大，从而在接触孔中形成接触件时不会在接触件中形成孔洞，因此可有效提高器件性能。
下面通过具体示例对本发明进行说明。
[实施例一]
如图3A所示，在半导体衬底31上形成电介质层32。其中，电介质层32的材料可为硅的氧化物。例如，电介质层32可包括在半导体衬底31上的第一电介质层321和在第一电介质层321上的第二电介质层322。第一电介质层321的材料可为磷硅玻璃PSG、硼磷硅玻璃BPSG、或硅的氧化物，第二电介质层322的材料可为硅的氧化物。
接下来，在电介质层32上形成功能层33，在功能层33上形成硬掩膜层34，其中功能层33能够与氧反应，如图3B所示。
在一些实施例中，功能层33可包括在电介质层32上的过渡层331和在过渡层331上的非晶碳层332。过渡层331是包含碳和硅的绝缘介质层，例如可以为超低介电常数ULK介质层。
其中在过渡层331中，靠近非晶碳层332一侧的碳含量高于靠近电介质层32一侧的碳含量。也就是说，在从电介质层32到非晶碳层332的方向上，过渡层331中的碳含量是逐渐提高的。其中碳含量可以是连续提高的，也可以是呈阶梯式提高的。
在一些实施例中，硬掩膜层34可以为硅的氧化物。
接下来，在硬掩膜层34上生成图案化的光刻胶层35，如图3C所示。利用图案化的光刻胶层35对衬底结构进行刻蚀，以便形成穿过硬掩膜层34和功能层33并延伸到电介质层32中的开口36，如图3D所示。
接下来，利用含氧的等离子体对衬底结构进行氧化处理，以去除光刻胶层35，并且对开口36中的非晶碳层332的侧壁和过渡层331的侧壁进行氧化，从而去除部分非晶碳、过渡层331侧壁的碳原子也会被部分氧化掉，从而形成结构较为疏松的氧化物37，如图3E所示。
在氧化处理之后，对衬底结构进行干法刻蚀，以去除硬掩膜层34，以及去除开口36下的电介质层32从而露出半导体衬底31，如图3F所示。
接下来，对衬底结构进行湿法刻蚀，以去除功能层33的侧壁上疏松的氧化物37，由于结构疏松的氧化物较电介质层具有更高的蚀刻速率，从而可形成接触孔38，如图3G所示。
其中接触孔38具有在功能层33中的第一部分和在电介质层32中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在形成接触孔38后，可在衬底结构上形成导电材料层39以至少填充接触孔38，如图3H所示。之后通过对导电材料层39进行化学机械抛光处理，以使得剩余的功能层33的上表面与剩余的导电材料层39的上表面齐平，从而形成接触件30。
例如，如图3I所示，通过对导电材料层39进行化学机械抛光处理，以使得剩余的过渡层331的上表面与剩余的导电材料层39的上表面齐平，从而形成接触件30。
在一些实施例中，导电材料层39可使用诸如钨的导电材料。
由于接触孔38的横向宽度呈现上大下小的特性，从而在接触孔中形成接触件时不会在接触件中形成孔洞，因此可有效提高器件性能。
[实施例二]
如图4A所示，在半导体衬底41上形成电介质层42。其中，电介质层42的材料可为硅的氧化物。例如，电介质层42可包括在半导体衬底41上的第一电介质层421和在第一电介质层421上的第二电介质层422。第一电介质层421的材料可为磷硅玻璃PSG、硼磷硅玻璃BPSG、或硅的氧化物，第二电介质层422的材料可为硅的氧化物。
接下来，在电介质层42上形成功能层43，在功能层43上形成硬掩膜层44，其中功能层43能够与氧反应，如图4B所示。
在一些实施例中，功能层43可包括在电介质层42上的过渡层431和在过渡层431上的非晶碳层432。过渡层431是包含碳和硅的绝缘介质层，例如可以为超低介电常数ULK介质层。
其中在过渡层431中，靠近非晶碳层432一侧的碳含量高于靠近电介质层42一侧的碳含量。也就是说，在从电介质层42到非晶碳层432的方向上，过渡层431中的碳含量是逐渐提高的。其中碳含量可以是连续提高的，也可以是呈阶梯式提高的。
在一些实施例中，硬掩膜层44可以为硅的氧化物。
接下来，在硬掩膜层44上生成图案化的光刻胶层45，如图4C所示。利用图案化的光刻胶层45对衬底结构进行刻蚀，以便形成穿过硬掩膜层44和功能层43并延伸到电介质层42中的开口46，如图4D所示。
接下来，利用含氧的等离子体对衬底结构进行氧化处理，以去除光刻胶层45，并且对开口46中的非晶碳层432的侧壁和过渡层431的侧壁进行氧化，从而去除部分非晶碳，过渡层431侧壁的碳原子也会被部分氧化掉，从而形成结构较为疏松的氧化物47，如图4E所示。
在氧化处理之后，对衬底结构进行干法刻蚀，以去除硬掩膜层44，以及使得开口46在电介质层42中向半导体衬底41方向延伸，如图4F所示。
接下来，利用含氧的等离子体对衬底结构进行氧化处理，以去除非晶碳层432，如图4G所示。
通过对衬底结构进行干法刻蚀，去除开口46下的电介质层42以露出半导体衬底41，如图4H所示。
接下来，对衬底结构进行湿法刻蚀，以去除过渡层431的侧壁上由氧化处理形成的氧化物47，从而形成接触孔48，如图4I所示。
其中接触孔48具有在过渡层431中的第一部分和在电介质层42中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在形成接触孔48后，可在衬底结构上形成导电材料层49以至少填充接触孔48，如图4J所示。之后通过对导电材料层49进行化学机械抛光处理，以使得剩余的过渡层431的上表面与剩余的导电材料层49的上表面齐平，从而形成接触件40，如图4K所示。
在一些实施例中，导电材料层49可使用诸如钨的导电材料。
由于接触孔48的横向宽度呈现上大下小的特性，从而在接触孔中形成接触件时不会在接触件中形成孔洞，因此可有效提高器件性能。
本发明还提供了一种半导体装置，如图3G所示，包括在半导体衬底31上的电介质层32和在电介质层32上的功能层33，其中功能层33包括包含碳和硅的绝缘介质的过渡层331，以及在过渡层331上的非晶碳层332，以及穿过功能层33和电介质层32以露出半导体衬底31的一部分的接触孔38。其中接触孔38具有在功能层33中的第一部分和在电介质层32中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在一些实施例中，在过渡层331中，靠近非晶碳层332一侧的碳含量高于靠近电介质层32一侧的碳含量。
在一些实施例中，半导体装置还包括在接触孔38中通过填充导电材料形成的接触件30，如图3I所示。
本发明还提供了一种半导体装置，如图4I所示，包括在半导体衬底41上的电介质层42和在电介质层42上的功能层，其中功能层包括包含碳和硅的绝缘介质的过渡层431，以及穿过功能层42和电介质层以露出半导体衬底41的一部分的接触孔48。其中接触孔48具有在过渡层431中的第一部分和在电介质层42中的第二部分，第一部分的横向宽度大于第二部分的横向宽度。
在一些实施例中，功能层还包括在过渡层上的非晶碳层，此时半导体装置的结构如图3G所示。
在一些实施例中，半导体装置还包括在接触孔48中通过填充导电材料形成的接触件40，如图4K所示。
由于接触孔的横向宽度呈现上大下小的特性，从而在接触孔中形成接触件时不会在接触件中形成孔洞，因此可有效提高器件性能。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (16)

1.一种半导体装置的制造方法，其特征在于，包括：
提供衬底结构，所述衬底结构包括在半导体衬底上的电介质层、在电介质层上的功能层和在功能层上的硬掩膜层，所述功能层能够与氧反应；
对所述衬底结构进行图案化，以便形成穿过所述硬掩膜层和功能层延伸到所述电介质层中的开口；
对所述开口中的功能层侧壁进行氧化处理；
在所述氧化处理之后，对所述衬底结构进行处理，以去除所述开口下的电介质层从而露出所述半导体衬底，以及去除所述功能层侧壁上由氧化处理形成的氧化物，从而形成接触孔；
其中所述接触孔具有在所述功能层中的第一部分和在所述电介质层中的第二部分，所述第一部分的横向宽度大于所述第二部分的横向宽度。
2.根据权利要求1所述的方法，其特征在于，还包括：
在所述接触孔中填充导电材料，以形成接触件。
3.根据权利要求1所述的方法，其特征在于，
所述功能层包括在所述电介质层上的过渡层和在过渡层上的非晶碳层，所述过渡层是包含碳和硅的绝缘介质层。
4.根据权利要求3所述的方法，其特征在于，
在所述过渡层中，靠近所述非晶碳层一侧的碳含量高于靠近所述电介质层一侧的碳含量。
5.根据权利要求1所述的方法，其特征在于，
对所述衬底结构进行图案化的步骤包括：
在所述硬掩膜层上生成图案化的光刻胶层；
利用所述图案化的光刻胶层对所述衬底结构进行刻蚀，以形成所述开口。
6.根据权利要求5所述的方法，其特征在于，
所述氧化处理包括光刻胶层的去除。
7.根据权利要求3所述的方法，其特征在于，对所述开口中的功能层侧壁进行氧化处理的步骤包括：
对所述开口中的非晶碳层侧壁和过渡层侧壁进行氧化，从而去除部分非晶碳，以及在所述过渡层侧壁上形成氧化物。
8.根据权利要求3所述的方法，其特征在于，对所述衬底结构进行处理的步骤包括：
对所述衬底结构进行干法刻蚀，以去除所述开口下的电介质层从而露出所述半导体衬底，以及去除所述硬掩膜层；
对所述衬底结构进行湿法刻蚀，以去除过渡层侧壁上由氧化处理形成的氧化物，从而形成接触孔。
9.根据权利要求3所述的方法，其特征在于，对所述衬底结构进行刻蚀的步骤包括：
去除所述开口下的电介质层以露出半导体衬底，以及去除所述硬掩膜层和非晶碳层；
对所述衬底结构进行湿法刻蚀，以去除过渡层侧壁上由氧化处理形成的氧化物，从而形成接触孔。
10.根据权利要求9所述的方法，其特征在于，去除所述开口下的电介质层以露出半导体衬底，以及去除所述硬掩膜层和非晶碳层的步骤包括：
对所述衬底结构进行干法刻蚀，以去除所述硬掩膜层，以及使得所述开口在电介质层中向半导体衬底方向延伸；
去除非晶碳层；
对所述衬底结构进行干法刻蚀，以去除所述开口下的电介质层以露出半导体衬底。
11.根据权利要求1、6、7或10所述的方法，其特征在于，
所述氧化处理包括利用含氧的等离子体处理。
12.根据权利要求1所述的方法，其特征在于，
所述电介质层的材料为硅的氧化物。
13.根据权利要求1所述的方法，其特征在于，
所述电介质层包括在半导体衬底上的第一电介质层和在第一电介质层上的第二电介质层，其中第一电介质层的材料为磷硅玻璃PSG、硼磷硅玻璃BPSG、或硅的氧化物，第二电介质层的材料为硅的氧化物。
14.根据权利要求2所述的方法，所述形成接触件的步骤包括：
在衬底结构上形成导电材料层以至少填充所述接触孔，以及
对所述导电材料层进行化学机械抛光处理，以使得剩余的功能层的上表面与剩余的导电材料层的上表面齐平，从而形成所述接触件。
15.一种半导体装置，其特征在于，包括：
在半导体衬底上的电介质层和在电介质层上的功能层，其中所述功能层包括包含碳和硅的绝缘介质的过渡层，以及在过渡层上的非晶碳层；以及
穿过功能层和电介质层以露出所述半导体衬底的一部分的接触孔；
其中所述接触孔具有在所述功能层中的第一部分和在所述电介质层中的第二部分，所述第一部分的横向宽度大于所述第二部分的横向宽度；
其中，在所述过渡层中，靠近所述非晶碳层一侧的碳含量高于靠近所述电介质层一侧的碳含量，其中在从所述电介质层到所述非晶碳层的方向上，所述过渡层中的碳含量是连续提高的。
16.根据权利要求15所述的半导体装置，其特征在于，还包括：
在所述接触孔中通过填充导电材料形成的接触件。
CN201610632888.XA 2016-08-04 2016-08-04 半导体装置及其制造方法 Active CN107689319B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610632888.XA CN107689319B (zh) 2016-08-04 2016-08-04 半导体装置及其制造方法
US15/651,918 US10115628B2 (en) 2016-08-04 2017-07-17 Semiconductor device and manufacture thereof
EP17184174.5A EP3279932B1 (en) 2016-08-04 2017-08-01 A semiconductor device and manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610632888.XA CN107689319B (zh) 2016-08-04 2016-08-04 半导体装置及其制造方法

Publications (2)

Publication Number Publication Date
CN107689319A CN107689319A (zh) 2018-02-13
CN107689319B true CN107689319B (zh) 2020-06-05

Family

ID=59520755

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610632888.XA Active CN107689319B (zh) 2016-08-04 2016-08-04 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US10115628B2 (zh)
EP (1) EP3279932B1 (zh)
CN (1) CN107689319B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102607331B1 (ko) * 2018-07-13 2023-11-29 에스케이하이닉스 주식회사 고종횡비 구조를 위한 갭필 방법 및 그를 이용한 반도체장치 제조 방법
CN111627855B (zh) * 2019-06-27 2021-05-25 长江存储科技有限责任公司 互连结构及其形成方法
US11211352B2 (en) * 2019-10-01 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure to prevent metal redeposit and to prevent bond pad consumption and corrosion
CN116454022B (zh) * 2023-06-16 2023-08-25 合肥新晶集成电路有限公司 半导体器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064512A (zh) * 2013-03-19 2014-09-24 上海华虹宏力半导体制造有限公司 改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法
CN105226008A (zh) * 2014-06-27 2016-01-06 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5719089A (en) * 1996-06-21 1998-02-17 Vanguard International Semiconductor Corporation Method for etching polymer-assisted reduced small contacts for ultra large scale integration semiconductor devices
KR100195246B1 (ko) * 1996-09-13 1999-06-15 윤종용 Sog를 이용한 반도체장치에서의 콘택홀 제조방법
US6200904B1 (en) 1999-06-01 2001-03-13 United Microelectronics Corp. Method of forming a contact hole of a DRAM
TW442939B (en) 2000-04-24 2001-06-23 Taiwan Semiconductor Mfg Contact hole formation method to increase tungsten back-filling effect
KR20030002942A (ko) * 2001-07-03 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 형성 방법
DE102004042169B4 (de) * 2004-08-31 2009-08-20 Advanced Micro Devices, Inc., Sunnyvale Technik zur Erhöhung des Füllvermögens in einem elektrochemischen Abscheideprozess durch Verrundung der Kanten und Gräben
KR100849852B1 (ko) 2005-08-09 2008-08-01 삼성전자주식회사 비휘발성 반도체 집적 회로 장치 및 이의 제조 방법
CN101196691B (zh) * 2006-12-05 2010-04-21 中芯国际集成电路制造(上海)有限公司 改善通孔金属连接缺陷的方法
JP6009192B2 (ja) * 2012-03-29 2016-10-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
US9799558B2 (en) * 2015-11-16 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming conductive structure in semiconductor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064512A (zh) * 2013-03-19 2014-09-24 上海华虹宏力半导体制造有限公司 改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法
CN105226008A (zh) * 2014-06-27 2016-01-06 中芯国际集成电路制造(上海)有限公司 互连结构的形成方法

Also Published As

Publication number Publication date
US10115628B2 (en) 2018-10-30
EP3279932B1 (en) 2019-10-02
US20180040506A1 (en) 2018-02-08
EP3279932A1 (en) 2018-02-07
CN107689319A (zh) 2018-02-13

Similar Documents

Publication Publication Date Title
CN107689319B (zh) 半导体装置及其制造方法
US6548385B1 (en) Method for reducing pitch between conductive features, and structure formed using the method
JP5273482B2 (ja) 半導体処理のための方法
US6033990A (en) Method for manufacturing a multilevel interconnection structure
US20030077909A1 (en) Etching method
US6329279B1 (en) Method of fabricating metal interconnect structure having outer air spacer
US6211068B1 (en) Dual damascene process for manufacturing interconnects
KR100470722B1 (ko) 반도체 장치의 콘택홀 형성방법
JP2001189302A (ja) ドライエッチング方法及び半導体装置の製造方法
CN112951720B (zh) 半导体结构的形成方法、半导体器件
US11984352B2 (en) Formation method of semiconductor structure
US8835306B2 (en) Methods for fabricating integrated circuits having embedded electrical interconnects
US7026242B2 (en) Method for filling a hole with a metal
CN112242347A (zh) 半导体结构及其形成方法
JP2008193038A (ja) 多孔質低誘電率層の製造方法及び構造、相互接続処理方法及び相互接続構造
KR100649872B1 (ko) 반도체소자의 트랜치 소자분리막 형성방법
CN112928030B (zh) 电容结构的处理方法及半导体结构
KR20100107608A (ko) 반도체 소자 및 그 제조 방법
CN114664727A (zh) 半导体结构的形成方法
US7205225B2 (en) Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method
CN112289675A (zh) 半导体结构的形成方法及半导体结构
CN112885773B (zh) 半导体结构及其制作方法
CN116936351B (zh) 一种刻蚀方法
CN112435923B (zh) 用于多产品混合生产的刻蚀工艺方法
KR20050024979A (ko) 캐패시터 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant