JP2001189302A - ドライエッチング方法及び半導体装置の製造方法 - Google Patents
ドライエッチング方法及び半導体装置の製造方法Info
- Publication number
- JP2001189302A JP2001189302A JP37200699A JP37200699A JP2001189302A JP 2001189302 A JP2001189302 A JP 2001189302A JP 37200699 A JP37200699 A JP 37200699A JP 37200699 A JP37200699 A JP 37200699A JP 2001189302 A JP2001189302 A JP 2001189302A
- Authority
- JP
- Japan
- Prior art keywords
- film
- photoresist
- carbon
- gas
- atoms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 97
- 238000001312 dry etching Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000007789 gas Substances 0.000 claims abstract description 113
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 109
- 238000004380 ashing Methods 0.000 claims abstract description 97
- 125000004432 carbon atom Chemical group C* 0.000 claims abstract description 73
- 125000004430 oxygen atom Chemical group O* 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 32
- 125000004435 hydrogen atom Chemical group [H]* 0.000 claims abstract description 22
- 125000004433 nitrogen atom Chemical group N* 0.000 claims abstract description 20
- 238000000576 coating method Methods 0.000 claims abstract description 10
- 239000012495 reaction gas Substances 0.000 claims abstract description 10
- 239000011248 coating agent Substances 0.000 claims abstract description 8
- 229910052799 carbon Inorganic materials 0.000 claims description 61
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 40
- 229910052751 metal Inorganic materials 0.000 claims description 33
- 239000002184 metal Substances 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052760 oxygen Inorganic materials 0.000 claims description 27
- 239000001301 oxygen Substances 0.000 claims description 26
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 claims description 22
- 150000001721 carbon Chemical group 0.000 claims description 21
- 239000010410 layer Substances 0.000 claims description 21
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 20
- 229910021426 porous silicon Inorganic materials 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 17
- 229910002091 carbon monoxide Inorganic materials 0.000 claims description 12
- 229910052757 nitrogen Inorganic materials 0.000 claims description 12
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims description 11
- 229910002092 carbon dioxide Inorganic materials 0.000 claims description 11
- 239000001569 carbon dioxide Substances 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000010030 laminating Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 150000003377 silicon compounds Chemical class 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000001035 drying Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 31
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 238000010586 diagram Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- 230000008859 change Effects 0.000 description 9
- 238000003795 desorption Methods 0.000 description 8
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 7
- 229910001882 dioxygen Inorganic materials 0.000 description 7
- -1 polysiloxane Polymers 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910018182 Al—Cu Inorganic materials 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910008465 Si—Cu Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- 239000004809 Teflon Substances 0.000 description 2
- 229920006362 Teflon® Polymers 0.000 description 2
- 229910008812 WSi Inorganic materials 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 2
- 229920000412 polyarylene Polymers 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- 101150042515 DA26 gene Proteins 0.000 description 1
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 101100350458 Oryza sativa subsp. japonica RR25 gene Proteins 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 101150110620 RR22 gene Proteins 0.000 description 1
- 101150116266 RR24 gene Proteins 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000003610 charcoal Substances 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229920002313 fluoropolymer Polymers 0.000 description 1
- 239000004811 fluoropolymer Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 活性化された新規な組成の反応ガスを用いて
被膜をドライエッチングする方法において、下地膜がア
ッシングされずにこの上に形成された炭素原子を含む被
膜をアッシングする方法を提供する。 【解決手段】 炭素原子を含むガスあるいは炭素原子に
酸素原子、窒素原子あるいは水素原子の少なくとも１つ
を含む反応ガス（Ｏ2 ／ＣＯなど）を用いて絶縁膜など
の下地膜上に形成されたフォトレジストなどの炭素原子
を含む膜をアッシングする。低誘電率化された絶縁膜
（ＬＫＤ膜）１３上に反射防止膜１５及びフォトレジス
ト１６を形成し、これをマスクにして絶縁膜１３に配線
１２′に達するコンタクト孔を形成し、その後フォトレ
ジスト及び反射防止膜を上記ドライエッチング方法でア
ッシングして除去する。下地の絶縁膜１３がアッシング
されずにその上のフォトレジスト１６が効率良くアッシ
ングされる。
被膜をドライエッチングする方法において、下地膜がア
ッシングされずにこの上に形成された炭素原子を含む被
膜をアッシングする方法を提供する。 【解決手段】 炭素原子を含むガスあるいは炭素原子に
酸素原子、窒素原子あるいは水素原子の少なくとも１つ
を含む反応ガス（Ｏ2 ／ＣＯなど）を用いて絶縁膜など
の下地膜上に形成されたフォトレジストなどの炭素原子
を含む膜をアッシングする。低誘電率化された絶縁膜
（ＬＫＤ膜）１３上に反射防止膜１５及びフォトレジス
ト１６を形成し、これをマスクにして絶縁膜１３に配線
１２′に達するコンタクト孔を形成し、その後フォトレ
ジスト及び反射防止膜を上記ドライエッチング方法でア
ッシングして除去する。下地の絶縁膜１３がアッシング
されずにその上のフォトレジスト１６が効率良くアッシ
ングされる。
Description
【０００１】
【発明の属する技術分野】本発明は、活性化された反応
ガスを用いて絶縁膜上、金属膜上もしくは炭素原子を含
む組成からなる膜上に形成された炭素原子を含む膜を除
去するドライエッチング方法及びこのドライエッチング
方法を使用した半導体装置の製造方法に関するものであ
る。
ガスを用いて絶縁膜上、金属膜上もしくは炭素原子を含
む組成からなる膜上に形成された炭素原子を含む膜を除
去するドライエッチング方法及びこのドライエッチング
方法を使用した半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体装置は、その高集積化に伴いさら
なるパタ−ンの微細化が要求されるようになってきてい
る。さらに高速応答化のために配線抵抗や寄生抵抗の低
減等が試みられている。半導体装置の微細化を進めるに
は、フォトレジストの解像度を改善する必要があり、今
後の半導体装置の開発にはフォトレジストの薄膜化が有
効である。また、フォトレジスト膜の直下には反射防止
膜を形成し、フォトレジスト膜のパターニングを行って
いる。一方、半導体装置の高速化のために配線寄生容量
の低下が要求され、層間絶縁膜の低誘電率化（これをＬ
ｏｗ−ｋ膜という）が検討されている。この低誘電率化
された層間絶縁膜としては、シルク、フレアー等、ＣＦ
系のテフロンなどの有機系膜や、無機シリコン酸化膜等
のポーラスで比較的脆い無機膜や無機膜中に炭素原子を
含む有機成分を有する有機シリコン酸化膜があげられ
る。従来の酸化膜の比誘電率が約４であるのに対して、
これらの絶縁膜は、比誘電率が３以下の値を有してい
る。この層間絶縁膜上にフォトレジストをパタ−ニング
した後に配線溝やコンタクトホ−ルのエッチング加工を
行なった場合、その後の工程で配線材料等を埋め込む場
合に備えてフォトレジストを剥離しておく必要がある。
なるパタ−ンの微細化が要求されるようになってきてい
る。さらに高速応答化のために配線抵抗や寄生抵抗の低
減等が試みられている。半導体装置の微細化を進めるに
は、フォトレジストの解像度を改善する必要があり、今
後の半導体装置の開発にはフォトレジストの薄膜化が有
効である。また、フォトレジスト膜の直下には反射防止
膜を形成し、フォトレジスト膜のパターニングを行って
いる。一方、半導体装置の高速化のために配線寄生容量
の低下が要求され、層間絶縁膜の低誘電率化（これをＬ
ｏｗ−ｋ膜という）が検討されている。この低誘電率化
された層間絶縁膜としては、シルク、フレアー等、ＣＦ
系のテフロンなどの有機系膜や、無機シリコン酸化膜等
のポーラスで比較的脆い無機膜や無機膜中に炭素原子を
含む有機成分を有する有機シリコン酸化膜があげられ
る。従来の酸化膜の比誘電率が約４であるのに対して、
これらの絶縁膜は、比誘電率が３以下の値を有してい
る。この層間絶縁膜上にフォトレジストをパタ−ニング
した後に配線溝やコンタクトホ−ルのエッチング加工を
行なった場合、その後の工程で配線材料等を埋め込む場
合に備えてフォトレジストを剥離しておく必要がある。
【０００３】従来のフォトレジスト剥離法では、ウエハ
−温度を２００℃以上の高温に上昇させて酸素ガスを主
体とするプロセスガスを用いたダウンフロ−アッシング
が用いられている。この方法ではフォトレジスト中の炭
素・酸素・水素等の原子が活性ガス中の酸素原子と反応
することによりレジスト剥離処理を実現していた。この
時の反応生成物は、ＣＯ2 、ＣＯ、Ｈ2 Ｏ等であると考
えられているが、十分な剥離速度を得るために、通常、
半導体基板温度を２００℃以上に上昇させて反応性を高
める方法が用いられていた。
−温度を２００℃以上の高温に上昇させて酸素ガスを主
体とするプロセスガスを用いたダウンフロ−アッシング
が用いられている。この方法ではフォトレジスト中の炭
素・酸素・水素等の原子が活性ガス中の酸素原子と反応
することによりレジスト剥離処理を実現していた。この
時の反応生成物は、ＣＯ2 、ＣＯ、Ｈ2 Ｏ等であると考
えられているが、十分な剥離速度を得るために、通常、
半導体基板温度を２００℃以上に上昇させて反応性を高
める方法が用いられていた。
【０００４】
【発明が解決しようとする課題】しかし、従来のフォト
レジスト剥離法では、下地膜として炭素原子を含む組成
からなる膜を有する構造の多層膜がある場合に、活性ガ
ス中の酸素原子と反応して下地膜中の炭素原子を脱離さ
せてしまう。このためフォトレジスト膜の下地膜がＣＦ
系のテフロン系有機膜（Ｌｏｗ−ｋ膜）の場合には、フ
ォトレジスト剥離時にその下地膜がエッチングされてし
まい、寸法変換差が生じるという問題が発生している。
また、下地膜が無機膜に炭素原子を含有させた膜（有機
シリコン酸化膜）の場合には、下地膜表面から炭素原子
の脱離層が形成されてしまい、下地膜の比誘電率値が変
化するという問題が生じている。また、この時、膜中の
炭素原子が脱離した後の下地膜は、収縮するため寸法変
換差が変化するだけでなく、応力がかかり、クラック発
生の原因となるという問題も生じている。
レジスト剥離法では、下地膜として炭素原子を含む組成
からなる膜を有する構造の多層膜がある場合に、活性ガ
ス中の酸素原子と反応して下地膜中の炭素原子を脱離さ
せてしまう。このためフォトレジスト膜の下地膜がＣＦ
系のテフロン系有機膜（Ｌｏｗ−ｋ膜）の場合には、フ
ォトレジスト剥離時にその下地膜がエッチングされてし
まい、寸法変換差が生じるという問題が発生している。
また、下地膜が無機膜に炭素原子を含有させた膜（有機
シリコン酸化膜）の場合には、下地膜表面から炭素原子
の脱離層が形成されてしまい、下地膜の比誘電率値が変
化するという問題が生じている。また、この時、膜中の
炭素原子が脱離した後の下地膜は、収縮するため寸法変
換差が変化するだけでなく、応力がかかり、クラック発
生の原因となるという問題も生じている。
【０００５】さらに空中配線を形成するための工程とし
て、下地膜がポ−ラスな絶縁膜中に炭素膜が埋め込まれ
ている構造を有する場合には、炭素膜に配線溝及びコン
タクトホール加工を行った後にフォトレジスト剥離を行
い、その後バリアメタル及び配線材料の埋め込み、ＣＭ
Ｐ(Chemical Mechanical Polishing) を順次行う工程を
有している。しかし、従来の方法ではこのフォトレジス
ト剥離の時点で下地膜中に埋め込まれた炭素膜がアッシ
ングされてしまい、下地膜がけずれ、その結果寸法変換
差が生じるという問題が発生している。本発明は、この
ような事情によりなされたものであり、活性化された新
規な組成の反応ガスを用いて被膜をアッシングする方法
において、下地となる膜がアッシングされずにこの下地
膜上に形成された炭素原子を含む被膜をアッシングする
ドライエッチング方法及びこのドライエッチング方法を
用いた半導体装置の製造方法を提供する。
て、下地膜がポ−ラスな絶縁膜中に炭素膜が埋め込まれ
ている構造を有する場合には、炭素膜に配線溝及びコン
タクトホール加工を行った後にフォトレジスト剥離を行
い、その後バリアメタル及び配線材料の埋め込み、ＣＭ
Ｐ(Chemical Mechanical Polishing) を順次行う工程を
有している。しかし、従来の方法ではこのフォトレジス
ト剥離の時点で下地膜中に埋め込まれた炭素膜がアッシ
ングされてしまい、下地膜がけずれ、その結果寸法変換
差が生じるという問題が発生している。本発明は、この
ような事情によりなされたものであり、活性化された新
規な組成の反応ガスを用いて被膜をアッシングする方法
において、下地となる膜がアッシングされずにこの下地
膜上に形成された炭素原子を含む被膜をアッシングする
ドライエッチング方法及びこのドライエッチング方法を
用いた半導体装置の製造方法を提供する。
【０００６】
【課題を解決するための手段】本発明は、活性化された
反応ガスを用いて被膜をドライエッチングする方法にお
いて、炭素原子と、酸素原子、窒素原子あるいは水素原
子の少なくとも１つを含むガスを用いて少なくとも１層
からなる絶縁膜上、金属膜上もしくは炭素原子を含む組
成からなる膜上に形成された炭素原子を含む膜をアッシ
ングすることを特徴としている。このようなガスを用い
ることにより、下地となる膜である被膜がアッシングさ
れずにその上に形成された炭素原子を含む被膜を効率良
くアッシング除去することができる。すなわち、本発明
のドライエッチング方法は、活性化された反応ガスを用
いて被膜をドライエッチングする方法において、炭素原
子と、酸素原子、水素原子及び窒素原子の少なくとも１
つを含むガスを用いて前記被膜上に形成された炭素原子
を含む膜を除去することを特徴としている。前記被膜
は、炭素原子を含む組成からなる膜、絶縁膜又は金属膜
のいずれかから選択されるようにしても良い。前記炭素
原子を含む組成からなる膜は、炭素膜、有機シリコン酸
化膜、有機膜から選択されるようにしても良い。前記絶
縁膜は、無機膜又は有機シリコン化合物膜であるように
しても良い。
反応ガスを用いて被膜をドライエッチングする方法にお
いて、炭素原子と、酸素原子、窒素原子あるいは水素原
子の少なくとも１つを含むガスを用いて少なくとも１層
からなる絶縁膜上、金属膜上もしくは炭素原子を含む組
成からなる膜上に形成された炭素原子を含む膜をアッシ
ングすることを特徴としている。このようなガスを用い
ることにより、下地となる膜である被膜がアッシングさ
れずにその上に形成された炭素原子を含む被膜を効率良
くアッシング除去することができる。すなわち、本発明
のドライエッチング方法は、活性化された反応ガスを用
いて被膜をドライエッチングする方法において、炭素原
子と、酸素原子、水素原子及び窒素原子の少なくとも１
つを含むガスを用いて前記被膜上に形成された炭素原子
を含む膜を除去することを特徴としている。前記被膜
は、炭素原子を含む組成からなる膜、絶縁膜又は金属膜
のいずれかから選択されるようにしても良い。前記炭素
原子を含む組成からなる膜は、炭素膜、有機シリコン酸
化膜、有機膜から選択されるようにしても良い。前記絶
縁膜は、無機膜又は有機シリコン化合物膜であるように
しても良い。
【０００７】前記無機膜は、シリコン酸化膜又はシリコ
ン窒化膜であるようにしても良い。前記炭素原子を含む
膜は、フォトレジスト又は塗布型有機反射防止膜である
ようにしても良い。炭素原子と、酸素原子、水素原子及
び窒素原子の少なくとも１つを含むガスのうち、炭素原
子及び酸素原子を含むガスにおいて、炭素原子の比率が
酸素原子の比率の１／３より大きいようにしても良い。
前記炭素原子及び酸素原子を含むガスは、酸素及び二酸
化炭素からなるガス、酸素及び一酸化炭素からなるガ
ス、一酸化炭素ガス及び二酸化炭素ガスの中から選択さ
れたガスを用いるようにしても良い。前記ドライエッチ
ング方法において、基板温度を１５０℃以、下にするよ
うにしても良い。前記ドライエッチング方法において、
反応圧力を４００ｍＴｏｒｒ以下にするようにしても良
い。
ン窒化膜であるようにしても良い。前記炭素原子を含む
膜は、フォトレジスト又は塗布型有機反射防止膜である
ようにしても良い。炭素原子と、酸素原子、水素原子及
び窒素原子の少なくとも１つを含むガスのうち、炭素原
子及び酸素原子を含むガスにおいて、炭素原子の比率が
酸素原子の比率の１／３より大きいようにしても良い。
前記炭素原子及び酸素原子を含むガスは、酸素及び二酸
化炭素からなるガス、酸素及び一酸化炭素からなるガ
ス、一酸化炭素ガス及び二酸化炭素ガスの中から選択さ
れたガスを用いるようにしても良い。前記ドライエッチ
ング方法において、基板温度を１５０℃以、下にするよ
うにしても良い。前記ドライエッチング方法において、
反応圧力を４００ｍＴｏｒｒ以下にするようにしても良
い。
【０００８】本発明の半導体装置の製造方法は、半導体
基板上に絶縁膜、フォトレジストを順次積層する工程
と、前記フォトレジストを所定の形状にパターニングす
る工程と、前記フォトレジストをマスクにして前記絶縁
膜をエッチングすることによりコンタクトホール又は配
線溝を形成する工程と、炭素原子と、酸素原子、水素原
子及び窒素原子の少なくとも１つを含むガスを用いて前
記フォトレジストをアッシングして除去する工程と、前
記コンタクトホール内又は配線溝内に金属配線層を堆積
させて、その内部にコンタクト配線又は埋め込み配線を
形成する工程とを備えたことを特徴としている。前記絶
縁膜は、無機膜、有機シリコン化合物膜及び炭素原子を
含む低誘電率の絶縁膜の中から選択されるようにしても
良い。前記無機膜は、シリコン酸化膜又はシリコン窒化
膜であるようにしても良い。また、本発明の半導体装置
の製造方法は、半導体基板上に形成された絶縁膜上に金
属膜、フォトレジストを順次積層する工程と、前記フォ
トレジストを所定の形状にパターニングする工程と、前
記フォトレジストをマスクにして前記金属膜をエッチン
グすることにより配線を形成する工程と、炭素原子と、
酸素原子、水素原子及び窒素原子の少なくとも１つを含
むガスを反応ガスとして、前記フォトレジストをアッシ
ングして除去する工程とを備えたことを特徴としてい
る。
基板上に絶縁膜、フォトレジストを順次積層する工程
と、前記フォトレジストを所定の形状にパターニングす
る工程と、前記フォトレジストをマスクにして前記絶縁
膜をエッチングすることによりコンタクトホール又は配
線溝を形成する工程と、炭素原子と、酸素原子、水素原
子及び窒素原子の少なくとも１つを含むガスを用いて前
記フォトレジストをアッシングして除去する工程と、前
記コンタクトホール内又は配線溝内に金属配線層を堆積
させて、その内部にコンタクト配線又は埋め込み配線を
形成する工程とを備えたことを特徴としている。前記絶
縁膜は、無機膜、有機シリコン化合物膜及び炭素原子を
含む低誘電率の絶縁膜の中から選択されるようにしても
良い。前記無機膜は、シリコン酸化膜又はシリコン窒化
膜であるようにしても良い。また、本発明の半導体装置
の製造方法は、半導体基板上に形成された絶縁膜上に金
属膜、フォトレジストを順次積層する工程と、前記フォ
トレジストを所定の形状にパターニングする工程と、前
記フォトレジストをマスクにして前記金属膜をエッチン
グすることにより配線を形成する工程と、炭素原子と、
酸素原子、水素原子及び窒素原子の少なくとも１つを含
むガスを反応ガスとして、前記フォトレジストをアッシ
ングして除去する工程とを備えたことを特徴としてい
る。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基板上に絶縁膜、第１のフォトレジストを順次積
層する工程と、前記第１のフォトレジストを所定の形状
にパターニングする工程と、前記第１のフォトレジスト
をマスクにして、前記絶縁膜をエッチングして第１の配
線溝を形成する工程と、炭素原子と、酸素原子、水素原
子及び窒素原子の少なくとも１つを含むガスを用いて前
記第１のフォトレジストをアッシングして除去する工程
と、前記第１の配線溝内に炭素膜を埋め込む工程と、前
記炭素膜を被覆するように前記絶縁膜上に第２のフォト
レジストを積層する工程と、前記第２のフォトレジスト
を所定の形状にパターニングする工程と、前記第２のフ
ォトレジストをマスクにして、前記炭素膜をエッチング
して第２の配線溝を形成する工程と、炭素原子と、酸素
原子、水素原子及び窒素原子の少なくとも１つを含むガ
スを用いて、前記第２のフォトレジストをアッシングし
て除去する工程と、前記第２の配線溝内に金属配線層を
堆積させて、その内部に配線を埋め込む工程と、前記配
線及び前記炭素膜を被覆するように、前記層間絶縁膜上
にポーラスシリコン酸化膜を形成する工程と、前記炭素
膜を加熱して前記第１の配線溝から除去して前記配線の
周囲を空洞にする工程とを備えたことを特徴としてい
る。前記絶縁膜及び前記フォトレジストの間には反射防
止膜を介在させるようにしても良い。前記炭素原子と、
酸素原子、水素原子及び窒素原子の少なくとも１つを含
むガスのうち、酸素原子及び炭素原子を含むガスは、酸
素及び二酸化炭素からなるガス、酸素及び一酸化炭素か
らなるガス、一酸化炭素ガス及び二酸化炭素ガスの中か
ら選択されたガスを使用するようにしても良い。前記酸
素原子及び炭素原子を含むガスにおいて炭素原子の比率
が酸素原子の比率の１／３より大きいようにしても良
い。前記フォトレジストをアッシングして除去する工程
において、基板温度を１５０℃以下にするようにしても
良い。
半導体基板上に絶縁膜、第１のフォトレジストを順次積
層する工程と、前記第１のフォトレジストを所定の形状
にパターニングする工程と、前記第１のフォトレジスト
をマスクにして、前記絶縁膜をエッチングして第１の配
線溝を形成する工程と、炭素原子と、酸素原子、水素原
子及び窒素原子の少なくとも１つを含むガスを用いて前
記第１のフォトレジストをアッシングして除去する工程
と、前記第１の配線溝内に炭素膜を埋め込む工程と、前
記炭素膜を被覆するように前記絶縁膜上に第２のフォト
レジストを積層する工程と、前記第２のフォトレジスト
を所定の形状にパターニングする工程と、前記第２のフ
ォトレジストをマスクにして、前記炭素膜をエッチング
して第２の配線溝を形成する工程と、炭素原子と、酸素
原子、水素原子及び窒素原子の少なくとも１つを含むガ
スを用いて、前記第２のフォトレジストをアッシングし
て除去する工程と、前記第２の配線溝内に金属配線層を
堆積させて、その内部に配線を埋め込む工程と、前記配
線及び前記炭素膜を被覆するように、前記層間絶縁膜上
にポーラスシリコン酸化膜を形成する工程と、前記炭素
膜を加熱して前記第１の配線溝から除去して前記配線の
周囲を空洞にする工程とを備えたことを特徴としてい
る。前記絶縁膜及び前記フォトレジストの間には反射防
止膜を介在させるようにしても良い。前記炭素原子と、
酸素原子、水素原子及び窒素原子の少なくとも１つを含
むガスのうち、酸素原子及び炭素原子を含むガスは、酸
素及び二酸化炭素からなるガス、酸素及び一酸化炭素か
らなるガス、一酸化炭素ガス及び二酸化炭素ガスの中か
ら選択されたガスを使用するようにしても良い。前記酸
素原子及び炭素原子を含むガスにおいて炭素原子の比率
が酸素原子の比率の１／３より大きいようにしても良
い。前記フォトレジストをアッシングして除去する工程
において、基板温度を１５０℃以下にするようにしても
良い。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図６、図１３及び図
１４を参照しながら第１の実施例を説明する。図１及び
図２は、本発明のドライエッチング方法を適用した半導
体装置の配線形成方法を説明する工程断面図、図３は、
フォトレジストのアッシング速度及び下地膜もしくは被
エッチング膜の側壁膜厚変化量とＣＯを含むアッシング
ガス組成との関係を説明する特性図、図４は、フォトレ
ジストのアッシング速度及び下地膜もしくは被エッチン
グ膜の側壁膜厚変化量とアッシング時の半導体基板の温
度との関係を説明する特性図、図５は、フォトレジスト
のアッシング速度及び下地膜の側壁膜厚変化量とアッシ
ング時の圧力との関係を説明する特性図、図６は、アッ
シング装置の概略断面図、図１３は、フォトレジストの
アッシング速度及び下地膜の側壁膜厚変化量とアッシン
グガス組成との関係を説明する特性図、図１４は、フォ
トレジストのアッシング速度及び下地膜の側壁膜厚変化
量とＣＯ2を含むアッシングガス組成との関係を説明す
る特性図である。
の形態を説明する。まず、図１乃至図６、図１３及び図
１４を参照しながら第１の実施例を説明する。図１及び
図２は、本発明のドライエッチング方法を適用した半導
体装置の配線形成方法を説明する工程断面図、図３は、
フォトレジストのアッシング速度及び下地膜もしくは被
エッチング膜の側壁膜厚変化量とＣＯを含むアッシング
ガス組成との関係を説明する特性図、図４は、フォトレ
ジストのアッシング速度及び下地膜もしくは被エッチン
グ膜の側壁膜厚変化量とアッシング時の半導体基板の温
度との関係を説明する特性図、図５は、フォトレジスト
のアッシング速度及び下地膜の側壁膜厚変化量とアッシ
ング時の圧力との関係を説明する特性図、図６は、アッ
シング装置の概略断面図、図１３は、フォトレジストの
アッシング速度及び下地膜の側壁膜厚変化量とアッシン
グガス組成との関係を説明する特性図、図１４は、フォ
トレジストのアッシング速度及び下地膜の側壁膜厚変化
量とＣＯ2を含むアッシングガス組成との関係を説明す
る特性図である。
【００１１】本発明は、前述した従来技術の問題を解決
するものでり、活性化された反応ガスを用いて被膜をド
ライエッチングする方法において、炭素原子と、酸素原
子、窒素原子及び水素原子の少なくとも１つを含むガス
を用いて絶縁膜上、金属膜上もしくは炭素原子を含む組
成からなる膜上などの前記被膜上に形成されたフォトレ
ジストなどの炭素原子を含む膜をアッシングする方法に
関するものである。シリコン半導体等の半導体基板１１
上に層間絶縁膜として膜厚５００ｎｍの低誘電率化され
た絶縁膜（以下、これをＬＫＤ膜という）１２を塗布形
成する。このＬＫＤ膜１２に、例えば、アルミニウムな
どの金属配線１２′を埋め込み形成する。このＬＫＤ膜
１２上に、層間絶縁膜として膜厚４００ｎｍのＬＫＤ膜
１３を塗布形成する。このＬＫＤ膜１３は、無機系膜中
に炭素原子が含まれている構造のベンゾシクロブテン
（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ（ＢＣＢ））、フ
ロロポリマー（Ｆｌｕｏｒｏｐｏｌｙｍｅｒ（Ｃｙｔｏ
ｐ））などの有機シリコン酸化膜からなるものである。
するものでり、活性化された反応ガスを用いて被膜をド
ライエッチングする方法において、炭素原子と、酸素原
子、窒素原子及び水素原子の少なくとも１つを含むガス
を用いて絶縁膜上、金属膜上もしくは炭素原子を含む組
成からなる膜上などの前記被膜上に形成されたフォトレ
ジストなどの炭素原子を含む膜をアッシングする方法に
関するものである。シリコン半導体等の半導体基板１１
上に層間絶縁膜として膜厚５００ｎｍの低誘電率化され
た絶縁膜（以下、これをＬＫＤ膜という）１２を塗布形
成する。このＬＫＤ膜１２に、例えば、アルミニウムな
どの金属配線１２′を埋め込み形成する。このＬＫＤ膜
１２上に、層間絶縁膜として膜厚４００ｎｍのＬＫＤ膜
１３を塗布形成する。このＬＫＤ膜１３は、無機系膜中
に炭素原子が含まれている構造のベンゾシクロブテン
（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ（ＢＣＢ））、フ
ロロポリマー（Ｆｌｕｏｒｏｐｏｌｙｍｅｒ（Ｃｙｔｏ
ｐ））などの有機シリコン酸化膜からなるものである。
【００１２】ＬＫＤ膜にはこの他にポリシロキサン（Ｐ
ｏｌｙｓｉｌｏｘａｎｅ）、ハイドロゲン−シルセスキ
オキサン（Ｈｙｄｒｏｇｅｎ−ｓｉｌｓｅｓｑｕｉｏｘ
ａｎｅ）などの無機シリコン酸化膜、ポリアリレンエー
テル（Ｐｏｌｙ（Ａｒｙｌｅｎｅ）ｅｔｈｅｒ）、パリ
レン（Ｐａｒｙｌｅｎｅ）−ＡＦ４、ポリイミド（Ｐｏ
ｌｙｉｍｉｄｅ）などのＣＦ系膜などがある。この半導
体基板（ウエハ−）に酸素プラズマ処理を行い、酸化膜
である表面改質層１４を形成する。この上に膜厚６０ｎ
ｍの反射防止膜１５及び０．６μｍのフォトレジスト１
６を塗布形成する。その後周知技術のリソグラフィ−法
によりフォトレジスト１６をパタ−ニングする（図１
（ａ））、そして、このパターニングされたフォトレジ
スト１６をマスクにして反射防止膜を加工する（図１
（ｂ））。その後、表面改質層１４及びＬＫＤ膜１３を
Ｃ4 Ｆ8 ／ＣＯ／Ｏ2 ／Ａｒからなるエッチングガスを
用いてＲＩＥエッチングを行い、深さ４００ｎｍでパタ
−ンの大きさは０．２μｍのコンタクトホ−ルを形成す
る。コンタクトホールは、底面にＬＫＤ膜１２に埋め込
まれた金属配線１２′の表面が露出している（図２
（ａ））。
ｏｌｙｓｉｌｏｘａｎｅ）、ハイドロゲン−シルセスキ
オキサン（Ｈｙｄｒｏｇｅｎ−ｓｉｌｓｅｓｑｕｉｏｘ
ａｎｅ）などの無機シリコン酸化膜、ポリアリレンエー
テル（Ｐｏｌｙ（Ａｒｙｌｅｎｅ）ｅｔｈｅｒ）、パリ
レン（Ｐａｒｙｌｅｎｅ）−ＡＦ４、ポリイミド（Ｐｏ
ｌｙｉｍｉｄｅ）などのＣＦ系膜などがある。この半導
体基板（ウエハ−）に酸素プラズマ処理を行い、酸化膜
である表面改質層１４を形成する。この上に膜厚６０ｎ
ｍの反射防止膜１５及び０．６μｍのフォトレジスト１
６を塗布形成する。その後周知技術のリソグラフィ−法
によりフォトレジスト１６をパタ−ニングする（図１
（ａ））、そして、このパターニングされたフォトレジ
スト１６をマスクにして反射防止膜を加工する（図１
（ｂ））。その後、表面改質層１４及びＬＫＤ膜１３を
Ｃ4 Ｆ8 ／ＣＯ／Ｏ2 ／Ａｒからなるエッチングガスを
用いてＲＩＥエッチングを行い、深さ４００ｎｍでパタ
−ンの大きさは０．２μｍのコンタクトホ−ルを形成す
る。コンタクトホールは、底面にＬＫＤ膜１２に埋め込
まれた金属配線１２′の表面が露出している（図２
（ａ））。
【００１３】さらに、ＬＫＤ膜１３上に残ったフォトレ
ジスト１６及び反射防止膜１５を剥離する（図２
（ｂ））。その後、ＴｉＮバリアメタル層１８を膜厚３
０ｎｍ程度表面改質層１４上及びコンタクトホール内壁
上に成膜する。次に、アルミニウム（Ａｌ）膜１９をス
パッタリングにより７００ｎｍの膜厚分の成膜でコンタ
クトホ−ル内に埋め込み、その後、ＬＫＤ膜１３の表面
層が出るまでＡｌ膜１９をＣＭＰ(Chemical Mecanical
Polishing)法により研磨する。そして、コンタクトホー
ル内にコンタクト配線として用いられるアルミニウム膜
１９を形成する。アルミニウム膜１９は、層間絶縁膜１
３上に後工程で形成されるアルミニウムなどからなる上
層配線（図示しない）と金属配線（下層配線）１２′と
を電気的に接続する（図２（ｃ））。なお、本発明に用
いる金属配線は、アルミニウムに限らない。例えば、Ａ
ｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ等を使
用することが可能である。さらに、金属配線間を接続す
るコンタクト配線もこれらの材料を用いることができ
る。そして、これらの配線は互いに異なる材料を用いる
ことができるし、同じ材料を用いることができる。これ
らの材料の選択は、半導体素子の特性などを考慮するこ
とにより任意に成し得るものである。実施例では、ＬＫ
Ｄ膜は、塗布により成膜されているが、ＣＶＤ法を用い
ても成膜することができる。また、この実施例ではコン
タクトホールを加工しているが、本発明は、配線又は他
のパターンなど他の加工にも用いることができる。
ジスト１６及び反射防止膜１５を剥離する（図２
（ｂ））。その後、ＴｉＮバリアメタル層１８を膜厚３
０ｎｍ程度表面改質層１４上及びコンタクトホール内壁
上に成膜する。次に、アルミニウム（Ａｌ）膜１９をス
パッタリングにより７００ｎｍの膜厚分の成膜でコンタ
クトホ−ル内に埋め込み、その後、ＬＫＤ膜１３の表面
層が出るまでＡｌ膜１９をＣＭＰ(Chemical Mecanical
Polishing)法により研磨する。そして、コンタクトホー
ル内にコンタクト配線として用いられるアルミニウム膜
１９を形成する。アルミニウム膜１９は、層間絶縁膜１
３上に後工程で形成されるアルミニウムなどからなる上
層配線（図示しない）と金属配線（下層配線）１２′と
を電気的に接続する（図２（ｃ））。なお、本発明に用
いる金属配線は、アルミニウムに限らない。例えば、Ａ
ｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ等を使
用することが可能である。さらに、金属配線間を接続す
るコンタクト配線もこれらの材料を用いることができ
る。そして、これらの配線は互いに異なる材料を用いる
ことができるし、同じ材料を用いることができる。これ
らの材料の選択は、半導体素子の特性などを考慮するこ
とにより任意に成し得るものである。実施例では、ＬＫ
Ｄ膜は、塗布により成膜されているが、ＣＶＤ法を用い
ても成膜することができる。また、この実施例ではコン
タクトホールを加工しているが、本発明は、配線又は他
のパターンなど他の加工にも用いることができる。
【００１４】図６は、アッシング装置の概略断面図であ
る。真空チャンバー１の内部にはシリコンウエハーなど
の被処理物２を載置する載置台３が設けられている。こ
の載置台３に対向して対向電極６′が設けられている。
この載置台３は、温度調節機構を有しており、被処理物
２の温度を制御できるようになっている。また、真空チ
ャンバーの天壁には、ガス導入管４が接続されている。
ガス導入管４から真空チャンバーにガスが導入され、排
気口５の弁により圧力が調整される。圧力が安定を示し
た後載置台３下の高周波電極６から高周波を印可するこ
とにより真空チャンバー内にプラズマを発生させ、被処
理物２をアッシングする。この実施例では図６のアッシ
ング装置を用いているが、本発明は、他のプラズマ源を
用いたアッシング装置を用いることもできる。また、プ
ラズマアッシング装置以外にも他のアッシャー装置（例
えば、ダウンフローアッシャー装置（マイクロ波を用い
たアッシャー装置を含む）など）でも使用することがで
きる。この実施例では、例えば、フォトレジストなどの
炭素原子を含む膜の加工は、酸素原子及び炭素原子を含
む新規な材料からなるガスを用いるプラズマプロセスで
行なう。アッシング装置は、図６に示す平行平板型アッ
シング装置であり、アッシング条件は、Ｏ2 ／ＣＯ＝１
００／２００ｃｃｍ、１００ｍＴｏｒｒ、５００Ｗ、３
０℃である。
る。真空チャンバー１の内部にはシリコンウエハーなど
の被処理物２を載置する載置台３が設けられている。こ
の載置台３に対向して対向電極６′が設けられている。
この載置台３は、温度調節機構を有しており、被処理物
２の温度を制御できるようになっている。また、真空チ
ャンバーの天壁には、ガス導入管４が接続されている。
ガス導入管４から真空チャンバーにガスが導入され、排
気口５の弁により圧力が調整される。圧力が安定を示し
た後載置台３下の高周波電極６から高周波を印可するこ
とにより真空チャンバー内にプラズマを発生させ、被処
理物２をアッシングする。この実施例では図６のアッシ
ング装置を用いているが、本発明は、他のプラズマ源を
用いたアッシング装置を用いることもできる。また、プ
ラズマアッシング装置以外にも他のアッシャー装置（例
えば、ダウンフローアッシャー装置（マイクロ波を用い
たアッシャー装置を含む）など）でも使用することがで
きる。この実施例では、例えば、フォトレジストなどの
炭素原子を含む膜の加工は、酸素原子及び炭素原子を含
む新規な材料からなるガスを用いるプラズマプロセスで
行なう。アッシング装置は、図６に示す平行平板型アッ
シング装置であり、アッシング条件は、Ｏ2 ／ＣＯ＝１
００／２００ｃｃｍ、１００ｍＴｏｒｒ、５００Ｗ、３
０℃である。
【００１５】図３は、縦軸がフォトレジストのアッシン
グ速度（ｎｍ／分）（−○−）及びフォトレジストを３
００ｎｍアッシングした時の下地膜であるＬＫＤ膜（−
△−）、ＣＦ系膜（−□−）、Ｃ系膜の側壁変質層及び
変化膜厚（ｎｍ）であり、横軸は、アッシングガスのＣ
Ｏ濃度（モル％）（ＣＯ／（Ｏ2 ＋ＣＯ））である。図
３に示すように、この条件でアッシングを行うと、炭素
系膜は、アッシングガスのＣＯ濃度を約６７％以上にす
るとサイドエッチング無しで寸法変換差を無くすことが
出来る。この様に酸素原子及び炭素原子を含むプロセス
ガス中で、炭素原子の比率が酸素原子の比率の１／３よ
り高い領域で特にサイドエッチングの抑制効果が高い。
さらに、１５０℃以下のプロセスにすることで、十分な
フォトレジストのアッシング速度を保ちながらサイドエ
ッチングを抑制することが出来る。また、４００ｍＴｏ
ｒｒ以下のプロセスにすることにより、有効にサイドエ
ッチングを抑制することができた。
グ速度（ｎｍ／分）（−○−）及びフォトレジストを３
００ｎｍアッシングした時の下地膜であるＬＫＤ膜（−
△−）、ＣＦ系膜（−□−）、Ｃ系膜の側壁変質層及び
変化膜厚（ｎｍ）であり、横軸は、アッシングガスのＣ
Ｏ濃度（モル％）（ＣＯ／（Ｏ2 ＋ＣＯ））である。図
３に示すように、この条件でアッシングを行うと、炭素
系膜は、アッシングガスのＣＯ濃度を約６７％以上にす
るとサイドエッチング無しで寸法変換差を無くすことが
出来る。この様に酸素原子及び炭素原子を含むプロセス
ガス中で、炭素原子の比率が酸素原子の比率の１／３よ
り高い領域で特にサイドエッチングの抑制効果が高い。
さらに、１５０℃以下のプロセスにすることで、十分な
フォトレジストのアッシング速度を保ちながらサイドエ
ッチングを抑制することが出来る。また、４００ｍＴｏ
ｒｒ以下のプロセスにすることにより、有効にサイドエ
ッチングを抑制することができた。
【００１６】図１３は、図３のアッシングガスを変えた
もので、フォトレジストのアッシング速度及び下地膜も
しくは被膜の側壁膜厚変化量とアッシングガス組成との
関係を説明する特性図である。縦軸は、フォトレジスト
のアッシング速度（ｎｍ／分）（−○−）及びフォトレ
ジストを３００ｎｍアッシングした時の下地膜であるＬ
ＫＤ膜（−△−）、ＣＦ系膜（−□−）、Ｃ系膜（反射
防止膜）（−◇−）の側壁変質層及び変化膜厚（ｎｍ）
であり、横軸は、Ｏ2 ガス及びＸガスから構成されたア
ッシングガスの炭素（Ｃ）原子密度（％）（Ｘ／（Ｏ2
＋Ｘ）＝２／３の場合）である。図１３のＡ点は、Ｘ＝
０の場合（従来例）であり、Ｏ2 単独である。Ｂ点は、
Ｘ＝ＣＯ2 の場合であり、Ｃ点は、Ｘ＝ＣＯの場合であ
る。本発明において、酸素ガスをアッシングガスの成分
とする場合、その成分は、酸素ガス単独のみを意味する
ものでは無く、窒素ガス及び水素ガスの双方もしくはい
ずれか一方を含むことも可能である。
もので、フォトレジストのアッシング速度及び下地膜も
しくは被膜の側壁膜厚変化量とアッシングガス組成との
関係を説明する特性図である。縦軸は、フォトレジスト
のアッシング速度（ｎｍ／分）（−○−）及びフォトレ
ジストを３００ｎｍアッシングした時の下地膜であるＬ
ＫＤ膜（−△−）、ＣＦ系膜（−□−）、Ｃ系膜（反射
防止膜）（−◇−）の側壁変質層及び変化膜厚（ｎｍ）
であり、横軸は、Ｏ2 ガス及びＸガスから構成されたア
ッシングガスの炭素（Ｃ）原子密度（％）（Ｘ／（Ｏ2
＋Ｘ）＝２／３の場合）である。図１３のＡ点は、Ｘ＝
０の場合（従来例）であり、Ｏ2 単独である。Ｂ点は、
Ｘ＝ＣＯ2 の場合であり、Ｃ点は、Ｘ＝ＣＯの場合であ
る。本発明において、酸素ガスをアッシングガスの成分
とする場合、その成分は、酸素ガス単独のみを意味する
ものでは無く、窒素ガス及び水素ガスの双方もしくはい
ずれか一方を含むことも可能である。
【００１７】図１４は、アッシングガスに酸素と二酸化
炭素とから構成されたガスを用いた場合の特性図であ
る。縦軸がフォトレジストのアッシング速度（ｎｍ／
分）（−○−）及びフォトレジストを３００ｎｍアッシ
ングした時の下地膜であるＬＫＤ膜（−△−）、ＣＦ系
膜（−□−）、Ｃ系膜（−◇−）の側壁変質層及び変化
膜厚（ｎｍ）であり、横軸は、アッシングガスのＣＯ2
濃度（モル％）（ＣＯ2 ／（Ｏ2 ＋ＣＯ2 ））である。
図１４に示すように、この条件でアッシングを行うと、
炭素系膜は、アッシングガスのＣＯ2 濃度を約７５％以
上にするとサイドエッチング無しで寸法変換差を無くす
ことが出来る。この実施例では、Ｏ2 ＋ＣＯ、Ｏ2 ＋Ｃ
Ｏ2 などのアッシングガスを剥離プロセスで用いている
が、他の有機膜を下地膜に用いることができる。さら
に、ＬＫＤ膜１３加工後のフォトレジスト剥離は、従来
の方法では酸素ガスによるプラズマアッシングで行なっ
ていたが、ＬＤＫ膜１３の側壁から炭素原子が脱離して
しまい変質層（側壁炭素離脱層）が形成されるという問
題があった。これは低圧の酸素アッシングでは酸素イオ
ンと酸素ラヂカルによるフォトレジストのイオンアシス
トエッチングが起きるが、等方的な酸素ラジカル成分が
コンタクトホ−ル内に進入し、このラジカルに触れる部
分から炭素原子を脱離させることによるものである。ま
た、膜中から炭素原子が抜けることによる寸法変換差の
広がりもあった。
炭素とから構成されたガスを用いた場合の特性図であ
る。縦軸がフォトレジストのアッシング速度（ｎｍ／
分）（−○−）及びフォトレジストを３００ｎｍアッシ
ングした時の下地膜であるＬＫＤ膜（−△−）、ＣＦ系
膜（−□−）、Ｃ系膜（−◇−）の側壁変質層及び変化
膜厚（ｎｍ）であり、横軸は、アッシングガスのＣＯ2
濃度（モル％）（ＣＯ2 ／（Ｏ2 ＋ＣＯ2 ））である。
図１４に示すように、この条件でアッシングを行うと、
炭素系膜は、アッシングガスのＣＯ2 濃度を約７５％以
上にするとサイドエッチング無しで寸法変換差を無くす
ことが出来る。この実施例では、Ｏ2 ＋ＣＯ、Ｏ2 ＋Ｃ
Ｏ2 などのアッシングガスを剥離プロセスで用いている
が、他の有機膜を下地膜に用いることができる。さら
に、ＬＫＤ膜１３加工後のフォトレジスト剥離は、従来
の方法では酸素ガスによるプラズマアッシングで行なっ
ていたが、ＬＤＫ膜１３の側壁から炭素原子が脱離して
しまい変質層（側壁炭素離脱層）が形成されるという問
題があった。これは低圧の酸素アッシングでは酸素イオ
ンと酸素ラヂカルによるフォトレジストのイオンアシス
トエッチングが起きるが、等方的な酸素ラジカル成分が
コンタクトホ−ル内に進入し、このラジカルに触れる部
分から炭素原子を脱離させることによるものである。ま
た、膜中から炭素原子が抜けることによる寸法変換差の
広がりもあった。
【００１８】このため、この実施例では、フォトレジス
ト１６及び反射防止膜１５の剥離は、酸素原子及び炭素
原子を含むガスを用いるプラズマプロセスで行なった。
アッシング装置は、図６に示す平行平板型であり、アッ
シング条件は、Ｏ2 ／ＣＯ＝３０／２７０ｃｃｍ、１０
０ｍＴｏｒｒ、５００Ｗ、３０℃である。図３に示すよ
うに、この条件ではフォトレジストの剥離は進行する
が、ＬＫＤ膜側壁からの炭素原子の脱離は無くすことが
出来るため側壁変質層を形成することが極めて少なくす
ることが可能になる（図２（ｃ））。この様に酸素原子
及び炭素原子を含むプロセスガス中で、炭素原子の比率
が酸素原子の比率の１／３より高い領域で特に炭素原子
の脱離の制御効果が高い。さらに、図４に示すようにプ
ラズマアッシング法による１５０℃以下のプロセスにす
ることで、十分なレジストアッシング速度を保ちながら
下地膜であるＬＫＤ膜側壁の炭素脱離を抑制することが
出来る。図４は、縦軸がフォトレジストのアッシング速
度（ｎｍ／分）（−○−）及びフォトレジストを３００
ｎｍアッシングした時の下地膜であるＬＫＤ膜（−△
−）の側壁変化膜厚（ｎｍ）であり、横軸は、半導体基
板のエッチング温度（℃）である。また、図５に示すよ
うに４００ｍＴｏｒｒ以下のプロセスにすることで、よ
り有効に下地膜であるＬＫＤ膜側壁の炭素脱離を抑制で
きる。図５は、縦軸がフォトレジストのアッシング速度
（ｎｍ／分）（−○−）及びフォトレジストを３００ｎ
ｍアッシングした時の下地膜であるＬＫＤ膜（−△−）
の側壁変化膜厚（ｎｍ）であり、横軸は、アッシング時
の圧力（Ｔｏｒｒ）である。
ト１６及び反射防止膜１５の剥離は、酸素原子及び炭素
原子を含むガスを用いるプラズマプロセスで行なった。
アッシング装置は、図６に示す平行平板型であり、アッ
シング条件は、Ｏ2 ／ＣＯ＝３０／２７０ｃｃｍ、１０
０ｍＴｏｒｒ、５００Ｗ、３０℃である。図３に示すよ
うに、この条件ではフォトレジストの剥離は進行する
が、ＬＫＤ膜側壁からの炭素原子の脱離は無くすことが
出来るため側壁変質層を形成することが極めて少なくす
ることが可能になる（図２（ｃ））。この様に酸素原子
及び炭素原子を含むプロセスガス中で、炭素原子の比率
が酸素原子の比率の１／３より高い領域で特に炭素原子
の脱離の制御効果が高い。さらに、図４に示すようにプ
ラズマアッシング法による１５０℃以下のプロセスにす
ることで、十分なレジストアッシング速度を保ちながら
下地膜であるＬＫＤ膜側壁の炭素脱離を抑制することが
出来る。図４は、縦軸がフォトレジストのアッシング速
度（ｎｍ／分）（−○−）及びフォトレジストを３００
ｎｍアッシングした時の下地膜であるＬＫＤ膜（−△
−）の側壁変化膜厚（ｎｍ）であり、横軸は、半導体基
板のエッチング温度（℃）である。また、図５に示すよ
うに４００ｍＴｏｒｒ以下のプロセスにすることで、よ
り有効に下地膜であるＬＫＤ膜側壁の炭素脱離を抑制で
きる。図５は、縦軸がフォトレジストのアッシング速度
（ｎｍ／分）（−○−）及びフォトレジストを３００ｎ
ｍアッシングした時の下地膜であるＬＫＤ膜（−△−）
の側壁変化膜厚（ｎｍ）であり、横軸は、アッシング時
の圧力（Ｔｏｒｒ）である。
【００１９】以上、この実施例は、炭素原子を含むガス
あるいは酸素原子及び炭素原子を含むガスを用いること
により、下地膜がエッチングされずにその上に形成され
た炭素原子を含む膜（フォトレジスト）を効率良くドラ
イエッチングすることができる。また、図３に示すよう
に酸素ガスを用いずＣＯガスのみでもこのような効果が
得られることは明らかである。また、この実施例では、
アッシングガスとしてＣＯガスを説明したが、本発明で
は、炭素原子を含むガスは、圧力、温度、パワー等を制
御することにより以下の材料を用いることもできる。す
なわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ10、Ｃ4 Ｈ10、Ｃ4
Ｈ8 、Ｃ4 Ｈ6 、Ｃ 3 Ｈ9 Ｎ、Ｃ3 Ｈ8 、Ｃ3 Ｈ6 Ｏ、
Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、Ｃ2 Ｈ7 Ｎ、Ｃ2 Ｈ6
Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2 Ｈ4 、Ｃ2 Ｈ2 、ＣＯ
Ｓ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、ＣＨ4 、ＣＨＮ等があり、炭
素原子に酸素原子、窒素原子あるいは水素原子の少なく
とも１つを含むガスが用いられる。
あるいは酸素原子及び炭素原子を含むガスを用いること
により、下地膜がエッチングされずにその上に形成され
た炭素原子を含む膜（フォトレジスト）を効率良くドラ
イエッチングすることができる。また、図３に示すよう
に酸素ガスを用いずＣＯガスのみでもこのような効果が
得られることは明らかである。また、この実施例では、
アッシングガスとしてＣＯガスを説明したが、本発明で
は、炭素原子を含むガスは、圧力、温度、パワー等を制
御することにより以下の材料を用いることもできる。す
なわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ10、Ｃ4 Ｈ10、Ｃ4
Ｈ8 、Ｃ4 Ｈ6 、Ｃ 3 Ｈ9 Ｎ、Ｃ3 Ｈ8 、Ｃ3 Ｈ6 Ｏ、
Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、Ｃ2 Ｈ7 Ｎ、Ｃ2 Ｈ6
Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2 Ｈ4 、Ｃ2 Ｈ2 、ＣＯ
Ｓ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、ＣＨ4 、ＣＨＮ等があり、炭
素原子に酸素原子、窒素原子あるいは水素原子の少なく
とも１つを含むガスが用いられる。
【００２０】次に、図７及び図８を参照して第２の実施
例を説明する。図７及び図８は、本発明のドライエッチ
ング方法を適用した半導体装置の配線形成方法を説明す
る工程断面図である。この実施例では、層間絶縁膜のＬ
ＫＤ膜としてＣＦ系膜２０をＣＶＤ法により形成した場
合について説明する。ＣＦ系膜は、塗布法を用いて形成
しても良い。まず、シリコン半導体等の半導体基板１１
上に層間絶縁膜として膜厚５００ｎｍのＬＫＤ膜１２を
塗布形成する。次に、このＬＫＤ膜１２に、例えば、ア
ルミニウムなどの金属配線１２′を埋め込み形成する。
このＬＫＤ膜１２上に、層間絶縁膜として膜厚４００ｎ
ｍのＬＫＤ膜２０を形成する。このＬＫＤ膜２０は、Ｃ
Ｆ系のＣＶＤ絶縁膜である。この時の成膜条件は、ＣＦ
4 ／Ｏ2 ＝２００／５０ｃｃｍ、１Ｔｏｒｒ、５００
Ｗ、４００℃でマイクロ波放電により成膜する。この上
に膜厚６０ｎｍの反射防止膜１５及び０．６μｍのフォ
トレジスト１６を塗布形成する。その後周知のリソグラ
フィ−法によりフォトレジスト１６をパタ−ニングする
（図７（ａ））。
例を説明する。図７及び図８は、本発明のドライエッチ
ング方法を適用した半導体装置の配線形成方法を説明す
る工程断面図である。この実施例では、層間絶縁膜のＬ
ＫＤ膜としてＣＦ系膜２０をＣＶＤ法により形成した場
合について説明する。ＣＦ系膜は、塗布法を用いて形成
しても良い。まず、シリコン半導体等の半導体基板１１
上に層間絶縁膜として膜厚５００ｎｍのＬＫＤ膜１２を
塗布形成する。次に、このＬＫＤ膜１２に、例えば、ア
ルミニウムなどの金属配線１２′を埋め込み形成する。
このＬＫＤ膜１２上に、層間絶縁膜として膜厚４００ｎ
ｍのＬＫＤ膜２０を形成する。このＬＫＤ膜２０は、Ｃ
Ｆ系のＣＶＤ絶縁膜である。この時の成膜条件は、ＣＦ
4 ／Ｏ2 ＝２００／５０ｃｃｍ、１Ｔｏｒｒ、５００
Ｗ、４００℃でマイクロ波放電により成膜する。この上
に膜厚６０ｎｍの反射防止膜１５及び０．６μｍのフォ
トレジスト１６を塗布形成する。その後周知のリソグラ
フィ−法によりフォトレジスト１６をパタ−ニングする
（図７（ａ））。
【００２１】このパターニングされたフォトレジスト１
６をマスクに反射防止膜１５を加工する（図７
（ｂ））。そして、ＬＫＤ膜２０をＣ4 Ｆ8 ／ＣＯ／Ｏ
2 ／Ａｒ反応ガスを用いてＲＩＥエッチングし、深さ４
００ｎｍでパタ−ンの大きさが０．２μｍのコンタクト
ホ−ルを形成する。コンタクトホールの底面には金属配
線１２′が露出している（図８（ａ））。さらにＬＫＤ
膜２０上に残ったレジスト１６及び反射防止膜を第１の
実施例と同じアッシング条件でＯ2 ／ＣＯを用いたプラ
ズマプロセスにより剥離する（図８（ｂ））。その後、
ＴｉＮバリアメタル層１８を３０ｎｍ程度成膜させ、ア
ルミニウム（Ａｌ）膜１９をスパッタリング法により７
００ｎｍ程度の膜厚分の成膜によりコンタクトホ−ル内
を埋め込む。その後、ＬＫＤ膜表面が出るまでＡｌ膜１
９をＣＭＰ法により研磨する。この結果コンタクトホー
ルの中にＡｌ膜１９のコンタクト配線が形成される。こ
のコンタクト配線は、上層配線（図示しない）と金属配
線（下層配線）１２′とを電気的に接続する（図８
（ｃ））。
６をマスクに反射防止膜１５を加工する（図７
（ｂ））。そして、ＬＫＤ膜２０をＣ4 Ｆ8 ／ＣＯ／Ｏ
2 ／Ａｒ反応ガスを用いてＲＩＥエッチングし、深さ４
００ｎｍでパタ−ンの大きさが０．２μｍのコンタクト
ホ−ルを形成する。コンタクトホールの底面には金属配
線１２′が露出している（図８（ａ））。さらにＬＫＤ
膜２０上に残ったレジスト１６及び反射防止膜を第１の
実施例と同じアッシング条件でＯ2 ／ＣＯを用いたプラ
ズマプロセスにより剥離する（図８（ｂ））。その後、
ＴｉＮバリアメタル層１８を３０ｎｍ程度成膜させ、ア
ルミニウム（Ａｌ）膜１９をスパッタリング法により７
００ｎｍ程度の膜厚分の成膜によりコンタクトホ−ル内
を埋め込む。その後、ＬＫＤ膜表面が出るまでＡｌ膜１
９をＣＭＰ法により研磨する。この結果コンタクトホー
ルの中にＡｌ膜１９のコンタクト配線が形成される。こ
のコンタクト配線は、上層配線（図示しない）と金属配
線（下層配線）１２′とを電気的に接続する（図８
（ｃ））。
【００２２】ここでＣＦ系膜のＬＫＤ膜２０加工後のフ
ォトレジスト剥離は、従来の方法では酸素ガスによるプ
ラズマアッシングで行なっていたが、この方法によると
ＣＦ系膜のＬＫＤ膜２０の上部がエッチングされると共
に側壁がサイドエッチングされてしまい寸法変換差が生
じるという問題があった。これは低圧の酸素ＲＩＥでは
酸素イオンと酸素ラジカルによるフォトレジストのイオ
ンアシストエッチングが起きるが、等方的な酸素ラジカ
ル成分がコンタクトホ−ル内に侵入し、このラジカル系
ガスにふれる部分からＣＦ系膜の層間絶縁膜２０のエッ
チングが進行するためであり、さらにイオンは角度分布
を持つため側壁でもイオンアシストエッチングが起きて
いるためである。以上、この実施例は、炭素原子を含む
ガスあるいは酸素原子及び炭素原子を含むガスを用いる
ことにより、下地膜となる絶縁膜がエッチングされずに
その上に形成された反射防止膜及び炭素原子を含む膜
（フォトレジスト）を効率良くアッシングすることがで
きる。図３に示すように酸素ガスを用いなくてもＣＯガ
スのみでもこのような効果が得られる。この実施例では
ＣＦ系膜を用いているが、他の有機膜を用いることもで
きる。
ォトレジスト剥離は、従来の方法では酸素ガスによるプ
ラズマアッシングで行なっていたが、この方法によると
ＣＦ系膜のＬＫＤ膜２０の上部がエッチングされると共
に側壁がサイドエッチングされてしまい寸法変換差が生
じるという問題があった。これは低圧の酸素ＲＩＥでは
酸素イオンと酸素ラジカルによるフォトレジストのイオ
ンアシストエッチングが起きるが、等方的な酸素ラジカ
ル成分がコンタクトホ−ル内に侵入し、このラジカル系
ガスにふれる部分からＣＦ系膜の層間絶縁膜２０のエッ
チングが進行するためであり、さらにイオンは角度分布
を持つため側壁でもイオンアシストエッチングが起きて
いるためである。以上、この実施例は、炭素原子を含む
ガスあるいは酸素原子及び炭素原子を含むガスを用いる
ことにより、下地膜となる絶縁膜がエッチングされずに
その上に形成された反射防止膜及び炭素原子を含む膜
（フォトレジスト）を効率良くアッシングすることがで
きる。図３に示すように酸素ガスを用いなくてもＣＯガ
スのみでもこのような効果が得られる。この実施例では
ＣＦ系膜を用いているが、他の有機膜を用いることもで
きる。
【００２３】また、この実施例ではアッシングガスとし
てＣＯガスを用いたが、炭素原子を含むガスは、圧力、
温度、パワー等を制御することにより以下の材料を用い
ることもできる。すなわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ
10、Ｃ4 Ｈ10、Ｃ4 Ｈ8 、Ｃ4 Ｈ6 、Ｃ 3 Ｈ9 Ｎ、Ｃ3
Ｈ8 、Ｃ3 Ｈ6 Ｏ、Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、Ｃ
2 Ｈ7 Ｎ、Ｃ2 Ｈ6 Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2 Ｈ
4 、Ｃ2 Ｈ2 、ＣＯＳ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、ＣＨ4 、
ＣＨＮ等があり、炭素原子に酸素原子、窒素原子あるい
は水素原子の少なくとも１つを含むガスが用いられる。
なお、金属配線は、アルミニウムに限らない。例えば、
Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ等を
使用することが可能である。また、実施例にしめしたコ
ンタクトホールに限らず、配線溝あるいは他のパターン
においても同様な傾向が得られる。
てＣＯガスを用いたが、炭素原子を含むガスは、圧力、
温度、パワー等を制御することにより以下の材料を用い
ることもできる。すなわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ
10、Ｃ4 Ｈ10、Ｃ4 Ｈ8 、Ｃ4 Ｈ6 、Ｃ 3 Ｈ9 Ｎ、Ｃ3
Ｈ8 、Ｃ3 Ｈ6 Ｏ、Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、Ｃ
2 Ｈ7 Ｎ、Ｃ2 Ｈ6 Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2 Ｈ
4 、Ｃ2 Ｈ2 、ＣＯＳ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、ＣＨ4 、
ＣＨＮ等があり、炭素原子に酸素原子、窒素原子あるい
は水素原子の少なくとも１つを含むガスが用いられる。
なお、金属配線は、アルミニウムに限らない。例えば、
Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ等を
使用することが可能である。また、実施例にしめしたコ
ンタクトホールに限らず、配線溝あるいは他のパターン
においても同様な傾向が得られる。
【００２４】次に、図９乃至図１２を参照して第３の実
施例を説明する。図９乃至図１２は、本発明のドライエ
ッチング方法を適用した半導体装置の配線形成方法を説
明する工程断面図である。この実施例では、層間絶縁膜
のＬＫＤ膜としてポーラスで脆い無機系膜を用いる。す
なわち、下地膜に空中配線を形成するためのポ−ラスな
絶縁膜中に炭素系膜が埋め込まれている構造を有する配
線構造を説明する。半導体基板１１上に形成された膜厚
５００ｎｍのシリコン窒化膜２１に、ポ−ラスシリコン
酸化膜２２をＣＶＤ法により形成する。この上に膜厚６
０ｎｍの反射防止膜１５及び０．６μｍのフォトレジス
ト１６を塗布形成する。その後周知のリソグラフィ−法
によりフォトレジスト１６をパタ−ニングする（図９
（ａ））。このパターニングされたフォトレジストをマ
スクにして反射防止膜１５を加工する（図９（ｂ））。
そして、ポ−ラスシリコン酸化膜２２をシリコン窒化膜
２１をエッチングストッパ−にしてＣ4 Ｆ8 ／ＣＯ／Ｏ
2 ／Ａｒガスを用いてＲＩＥエッチングを行い、深さ４
００ｎｍ、パタ−ンの大きさが０．３μｍ角の配線溝を
０．３μｍ間隔で形成する（図１０（ａ））。
施例を説明する。図９乃至図１２は、本発明のドライエ
ッチング方法を適用した半導体装置の配線形成方法を説
明する工程断面図である。この実施例では、層間絶縁膜
のＬＫＤ膜としてポーラスで脆い無機系膜を用いる。す
なわち、下地膜に空中配線を形成するためのポ−ラスな
絶縁膜中に炭素系膜が埋め込まれている構造を有する配
線構造を説明する。半導体基板１１上に形成された膜厚
５００ｎｍのシリコン窒化膜２１に、ポ−ラスシリコン
酸化膜２２をＣＶＤ法により形成する。この上に膜厚６
０ｎｍの反射防止膜１５及び０．６μｍのフォトレジス
ト１６を塗布形成する。その後周知のリソグラフィ−法
によりフォトレジスト１６をパタ−ニングする（図９
（ａ））。このパターニングされたフォトレジストをマ
スクにして反射防止膜１５を加工する（図９（ｂ））。
そして、ポ−ラスシリコン酸化膜２２をシリコン窒化膜
２１をエッチングストッパ−にしてＣ4 Ｆ8 ／ＣＯ／Ｏ
2 ／Ａｒガスを用いてＲＩＥエッチングを行い、深さ４
００ｎｍ、パタ−ンの大きさが０．３μｍ角の配線溝を
０．３μｍ間隔で形成する（図１０（ａ））。
【００２５】さらに、ポ−ラスシリコン酸化膜２２上に
残ったフォトレジスト１６及び反射防止膜１５を酸素ダ
ウンフロ−アッシングにより剥離する（図１０
（ｂ））。その後、膜厚７００ｎｍの炭素膜２３をスパ
ッタリングにより形成し、これをポ−ラスシリコン酸化
膜２２に形成された溝に埋め込む。この炭素膜は、フォ
トレジストや反射防止膜と比較して非常に強固な膜であ
り、炭素濃度も２〜３倍程度ある膜である。この実施例
ではＣＶＤ法を用いているが、塗布法を用いることもで
きる。その後ＣＭＰ方法によりポ−ラスシリコン酸化膜
２２の表面まで炭素膜２３をＣＭＰ法で研磨する（図１
０（ｃ））。このポーラスシリコン膜２２及び炭素膜２
３の上に、膜厚６０ｎｍの反射防止膜１５及び０．６μ
ｍのフォトレジスト１６を塗布形成する。その後周知の
リソグラフィ−法によりフォトレジスト１６をパタ−ニ
ングする（図１１（ａ））。フォトレジスト１６をマス
クに反射防止膜加工後下地に炭素膜２３に対し、Ｃ4 Ｆ
8 ／ＣＯ／Ｏ2 ／Ａｒガスを用いてＲＩＥエッチングを
行い、深さ５００ｎｍ、パタ−ンの大きさが０．２μｍ
の配線溝２３′を形成する（図１１（ｂ））。さらにポ
−ラスシリコン酸化膜２２上に残ったフォトレジスト１
６及び反射防止膜１５をアッシングプロセスにより剥離
する（図１１（ｃ））。
残ったフォトレジスト１６及び反射防止膜１５を酸素ダ
ウンフロ−アッシングにより剥離する（図１０
（ｂ））。その後、膜厚７００ｎｍの炭素膜２３をスパ
ッタリングにより形成し、これをポ−ラスシリコン酸化
膜２２に形成された溝に埋め込む。この炭素膜は、フォ
トレジストや反射防止膜と比較して非常に強固な膜であ
り、炭素濃度も２〜３倍程度ある膜である。この実施例
ではＣＶＤ法を用いているが、塗布法を用いることもで
きる。その後ＣＭＰ方法によりポ−ラスシリコン酸化膜
２２の表面まで炭素膜２３をＣＭＰ法で研磨する（図１
０（ｃ））。このポーラスシリコン膜２２及び炭素膜２
３の上に、膜厚６０ｎｍの反射防止膜１５及び０．６μ
ｍのフォトレジスト１６を塗布形成する。その後周知の
リソグラフィ−法によりフォトレジスト１６をパタ−ニ
ングする（図１１（ａ））。フォトレジスト１６をマス
クに反射防止膜加工後下地に炭素膜２３に対し、Ｃ4 Ｆ
8 ／ＣＯ／Ｏ2 ／Ａｒガスを用いてＲＩＥエッチングを
行い、深さ５００ｎｍ、パタ−ンの大きさが０．２μｍ
の配線溝２３′を形成する（図１１（ｂ））。さらにポ
−ラスシリコン酸化膜２２上に残ったフォトレジスト１
６及び反射防止膜１５をアッシングプロセスにより剥離
する（図１１（ｃ））。
【００２６】その後、配線溝２３′の内壁上にＴｉＮバ
リアメタル層１８を３０ｎｍ程度成膜させ、続いてアル
ミニウム（Ａｌ）膜１９をスパッタリングにより７００
ｎｍの膜厚分の成膜により配線溝２３′内に埋め込み、
その後にポ−ラスシリコン酸化膜２２表面が出るまでＡ
ｌ膜１９をＣＭＰ法により研磨する。この結果、コンタ
クト配線として用いられるＡｌ膜１９が炭素膜２３に埋
め込み形成される（図１２（ａ））。その後、膜厚１０
０ｎｍのポーラスシリコン酸化膜２２′を、例えば、Ｃ
ＶＤ法により形成し、炭素膜２３に埋め込まれたＡｌ膜
１９を被覆する（図１２（ｂ））。その後、酸素ダウン
フロ−アッシングにより下地膜であるポーラスシリコン
酸化膜２２中の炭素膜２３をエッチングし、ポーラスシ
リコン酸化膜２２′に被覆され、ポーラスシリコン酸化
膜２２の炭素膜２３が埋め込まれていた溝に配置された
Ａｌ膜１９からなる空中配線が形成される。炭素膜２３
をアッシングすると、炭素が炭酸ガスとなってポーラス
シリコン酸化膜２２、２２′のポーラスな部分から外部
に散逸してＴｉＮバリアメタル層１８及びＡｌ膜１９の
周囲は、空洞になる。この実施例で説明した半導体装置
では、このような配線溝が複数形成され、層間絶縁膜の
低誘電率化を一層進めることになる（図１２（ｃ））。
リアメタル層１８を３０ｎｍ程度成膜させ、続いてアル
ミニウム（Ａｌ）膜１９をスパッタリングにより７００
ｎｍの膜厚分の成膜により配線溝２３′内に埋め込み、
その後にポ−ラスシリコン酸化膜２２表面が出るまでＡ
ｌ膜１９をＣＭＰ法により研磨する。この結果、コンタ
クト配線として用いられるＡｌ膜１９が炭素膜２３に埋
め込み形成される（図１２（ａ））。その後、膜厚１０
０ｎｍのポーラスシリコン酸化膜２２′を、例えば、Ｃ
ＶＤ法により形成し、炭素膜２３に埋め込まれたＡｌ膜
１９を被覆する（図１２（ｂ））。その後、酸素ダウン
フロ−アッシングにより下地膜であるポーラスシリコン
酸化膜２２中の炭素膜２３をエッチングし、ポーラスシ
リコン酸化膜２２′に被覆され、ポーラスシリコン酸化
膜２２の炭素膜２３が埋め込まれていた溝に配置された
Ａｌ膜１９からなる空中配線が形成される。炭素膜２３
をアッシングすると、炭素が炭酸ガスとなってポーラス
シリコン酸化膜２２、２２′のポーラスな部分から外部
に散逸してＴｉＮバリアメタル層１８及びＡｌ膜１９の
周囲は、空洞になる。この実施例で説明した半導体装置
では、このような配線溝が複数形成され、層間絶縁膜の
低誘電率化を一層進めることになる（図１２（ｃ））。
【００２７】ここで上記した炭素膜２３に配線溝２３′
を形成した後にポ−ラスシリコン酸化膜２２上に残って
いたフォトレジスト１６及び反射防止膜１５をプラズマ
プロセスにより剥離するプロセスにおいて、従来の方法
では、下地膜のポ−ラスシリコン酸化膜２２中に形成さ
れた炭素膜２３がエッチングされてしまうという問題が
あった。これはポーラスシリコン酸化膜２２は酸化ラジ
カルを自由に透過させることができるためであり、この
結果寸法変換差が生じるという問題が発生していた。こ
のため本実施例では、配線溝を形成後にポーラスシリコ
ン酸化膜２２上に残ったフォトレジスト１６及び反射防
止膜１５をプラズマプロセスにより剥離するプロセス
は、炭素原子を含むガスもしくは酸素原子及び炭素原子
を含むガスを用いるプラズマプロセスで行うことに特徴
がある。アッシング装置は図６に示す平行平板型装置で
あり、アッシング条件は、Ｏ2 ／ＣＯ＝１００／２００
ｃｃｍ、１００ｍＴｏｒｒ、５００Ｗ、３０℃である。
この条件ではフォトレジスト１６の剥離は進行するが、
炭素膜２３のエッチングは抑制できるため、寸法変換差
を無くすことができる。
を形成した後にポ−ラスシリコン酸化膜２２上に残って
いたフォトレジスト１６及び反射防止膜１５をプラズマ
プロセスにより剥離するプロセスにおいて、従来の方法
では、下地膜のポ−ラスシリコン酸化膜２２中に形成さ
れた炭素膜２３がエッチングされてしまうという問題が
あった。これはポーラスシリコン酸化膜２２は酸化ラジ
カルを自由に透過させることができるためであり、この
結果寸法変換差が生じるという問題が発生していた。こ
のため本実施例では、配線溝を形成後にポーラスシリコ
ン酸化膜２２上に残ったフォトレジスト１６及び反射防
止膜１５をプラズマプロセスにより剥離するプロセス
は、炭素原子を含むガスもしくは酸素原子及び炭素原子
を含むガスを用いるプラズマプロセスで行うことに特徴
がある。アッシング装置は図６に示す平行平板型装置で
あり、アッシング条件は、Ｏ2 ／ＣＯ＝１００／２００
ｃｃｍ、１００ｍＴｏｒｒ、５００Ｗ、３０℃である。
この条件ではフォトレジスト１６の剥離は進行するが、
炭素膜２３のエッチングは抑制できるため、寸法変換差
を無くすことができる。
【００２８】この様に炭素原子を含むガスもしくは酸素
原子及び炭素原子を含むプロセスガス中で炭素原子の比
率が酸素原子の比率の１／３より高い領域で特にサイド
エッチングの抑制効果が高い。さらにＲＩＥ法による１
５０℃以下のプロセスにすることで、十分なレジストエ
ッチング速度を保ちながらサイドエッチングを抑制する
ことができた。また４００ｍＴｏｒｒ以下のプロセスに
することで、より有効にサイドエッチングを抑制するこ
とが可能になった。なお、金属配線は、アルミニウムに
限らない。例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、
Ｗ、ＷＳｉ、Ｃｕ等を使用することが可能である。ま
た、この実施例ではアッシングガスとしてＣＯガスを用
いたが、炭素原子を含むガスは、圧力、温度、パワー等
を制御することにより以下の材料を用いることもでき
る。
原子及び炭素原子を含むプロセスガス中で炭素原子の比
率が酸素原子の比率の１／３より高い領域で特にサイド
エッチングの抑制効果が高い。さらにＲＩＥ法による１
５０℃以下のプロセスにすることで、十分なレジストエ
ッチング速度を保ちながらサイドエッチングを抑制する
ことができた。また４００ｍＴｏｒｒ以下のプロセスに
することで、より有効にサイドエッチングを抑制するこ
とが可能になった。なお、金属配線は、アルミニウムに
限らない。例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、
Ｗ、ＷＳｉ、Ｃｕ等を使用することが可能である。ま
た、この実施例ではアッシングガスとしてＣＯガスを用
いたが、炭素原子を含むガスは、圧力、温度、パワー等
を制御することにより以下の材料を用いることもでき
る。
【００２９】すなわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ10、
Ｃ4 Ｈ10、Ｃ4 Ｈ8 、Ｃ4 Ｈ6 、Ｃ 3 Ｈ9 Ｎ、Ｃ
3 Ｈ8 、Ｃ3 Ｈ6 Ｏ、Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、
Ｃ2 Ｈ7 Ｎ、Ｃ2 Ｈ6 Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2
Ｈ4 、Ｃ2 Ｈ2 、ＣＯＳ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、Ｃ
Ｈ4 、ＣＨＮ等があり、炭素原子に酸素原子、窒素原子
あるいは水素原子の少なくとも１つを含むガスが用いら
れる。この実施例では配線溝について説明しているが、
この他にコンタクトホールや他のパターンでも同様な傾
向が得られる。また、本発明では炭素系の膜に関わる工
程に関して記述したが、炭素系膜の存在に関わりなく、
絶縁膜及び金属膜上のレジスト剥離の場合にも適用でき
る。また、プラズマプロセスには平行平板型アッシング
装置を用いたが、他のタイプのプラズマアッシング装置
でも構わない。また、例えば、圧力、温度、パワーを制
御することによりダウンフローアッシャー装置を用いて
も良い。その他、本発明の要旨を逸脱しない範囲で種々
変形して実施できる。
Ｃ4 Ｈ10、Ｃ4 Ｈ8 、Ｃ4 Ｈ6 、Ｃ 3 Ｈ9 Ｎ、Ｃ
3 Ｈ8 、Ｃ3 Ｈ6 Ｏ、Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、
Ｃ2 Ｈ7 Ｎ、Ｃ2 Ｈ6 Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2
Ｈ4 、Ｃ2 Ｈ2 、ＣＯＳ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、Ｃ
Ｈ4 、ＣＨＮ等があり、炭素原子に酸素原子、窒素原子
あるいは水素原子の少なくとも１つを含むガスが用いら
れる。この実施例では配線溝について説明しているが、
この他にコンタクトホールや他のパターンでも同様な傾
向が得られる。また、本発明では炭素系の膜に関わる工
程に関して記述したが、炭素系膜の存在に関わりなく、
絶縁膜及び金属膜上のレジスト剥離の場合にも適用でき
る。また、プラズマプロセスには平行平板型アッシング
装置を用いたが、他のタイプのプラズマアッシング装置
でも構わない。また、例えば、圧力、温度、パワーを制
御することによりダウンフローアッシャー装置を用いて
も良い。その他、本発明の要旨を逸脱しない範囲で種々
変形して実施できる。
【００３０】
【発明の効果】炭素原子と、酸素原子、窒素原子及び水
素原子の少なくとも１つ含むガスを用いたアッシングプ
ロセスで絶縁膜上、金属膜上もしくは炭素原子を含む組
成からなる膜を有する構造の多層膜上のフォトレジスト
剥離工程を行うことにより、多層膜中の炭素原子の脱離
やサイドエッチングをなくすことができる。
素原子の少なくとも１つ含むガスを用いたアッシングプ
ロセスで絶縁膜上、金属膜上もしくは炭素原子を含む組
成からなる膜を有する構造の多層膜上のフォトレジスト
剥離工程を行うことにより、多層膜中の炭素原子の脱離
やサイドエッチングをなくすことができる。
【図面の簡単な説明】
【図１】本発明の層間絶縁膜にＬＫＤ膜（無機膜中に炭
素原子を含むもの（有機シリコン酸化膜））を用いた場
合の半導体装置の製造工程を示す工程断面図。
素原子を含むもの（有機シリコン酸化膜））を用いた場
合の半導体装置の製造工程を示す工程断面図。
【図２】本発明の層間絶縁膜にＬＫＤ膜（無機膜中に炭
素原子を含むもの（有機シリコン酸化膜））を用いた場
合の半導体装置の製造工程を示す工程断面図。
素原子を含むもの（有機シリコン酸化膜））を用いた場
合の半導体装置の製造工程を示す工程断面図。
【図３】一酸化炭素を含むアッシングガスのガス組成比
に対するフォトレジストアッシング速度及びアッシング
時の下地膜もしくは被膜の側壁変質層及び変化膜厚との
関係を示す特性図。
に対するフォトレジストアッシング速度及びアッシング
時の下地膜もしくは被膜の側壁変質層及び変化膜厚との
関係を示す特性図。
【図４】アッシングガスに酸素及び一酸化炭素を用いた
場合の基板温度に対するフォトレジストアッシング速度
及びアッシング時の下地膜もしくは被膜の側壁炭素原子
脱離層膜厚との関係を示す特性図。
場合の基板温度に対するフォトレジストアッシング速度
及びアッシング時の下地膜もしくは被膜の側壁炭素原子
脱離層膜厚との関係を示す特性図。
【図５】アッシングガスに酸素及び一酸化炭素を用いた
場合のガス圧に対するフォトレジストアッシング速度及
びアッシング時の下地膜もしくは被膜の側壁炭素原子脱
離層膜厚との関係を示す特性図。
場合のガス圧に対するフォトレジストアッシング速度及
びアッシング時の下地膜もしくは被膜の側壁炭素原子脱
離層膜厚との関係を示す特性図。
【図６】本発明の方法を実施するアッシング装置の概略
断面図。
断面図。
【図７】本発明の層間絶縁膜にＬＫＤ膜（ＣＦ系膜）を
用いた場合の半導体装置の製造工程を示す工程断面図。
用いた場合の半導体装置の製造工程を示す工程断面図。
【図８】本発明の層間絶縁膜にＬＫＤ膜（ＣＦ系膜）を
用いた場合の半導体装置の製造工程を示す工程断面図。
用いた場合の半導体装置の製造工程を示す工程断面図。
【図９】本発明の空中配線を形成する場合の半導体装置
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１０】本発明の空中配線を形成する場合の半導体装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図１１】本発明の空中配線を形成する場合の半導体装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図１２】本発明の空中配線を形成する場合の半導体装
置の製造工程を示す断面図。
置の製造工程を示す断面図。
【図１３】アッシングガスの炭素原子密度に対するフォ
トレジストアッシング速度及び下地膜もしくは被膜の側
壁変質層及び変質膜厚との関係を示す特性図。
トレジストアッシング速度及び下地膜もしくは被膜の側
壁変質層及び変質膜厚との関係を示す特性図。
【図１４】二酸化炭素を含むアッシングガスのガス組成
比に対するフォトレジストアッシング速度及びアッシン
グ時の下地膜もしくは被膜の側壁変質層及び変化膜厚と
の関係を示す特性図。
比に対するフォトレジストアッシング速度及びアッシン
グ時の下地膜もしくは被膜の側壁変質層及び変化膜厚と
の関係を示す特性図。
１・・・真空チャンバー、 ２・・・被処理物、
３・・・載置台、４・・・ガス導入管、 ５・・・排
気口、 ６・・・高周波電極、６′・・・対向電極、
１１・・・半導体基板、１２・・・ＬＫＤ膜、
１２′・・・金属配線、１３・・・ＬＫＤ膜（無機膜中
に炭素原子を含むもの）、１４・・・表面改質膜、
１５・・・反射防止膜、１６・・・フォトレジスト、
１８・・・ＴｉＮバリアメタル、１９・・・Ａｌバリ
アメタル、 ２０・・・ＬＫＤ膜（ＣＦ系膜）、２１
・・・シリコン窒化膜、２２、２２′・・・ポ−ラスシ
リコン酸化膜、 ２３・・・炭素膜、２３′・・・配線
溝。
３・・・載置台、４・・・ガス導入管、 ５・・・排
気口、 ６・・・高周波電極、６′・・・対向電極、
１１・・・半導体基板、１２・・・ＬＫＤ膜、
１２′・・・金属配線、１３・・・ＬＫＤ膜（無機膜中
に炭素原子を含むもの）、１４・・・表面改質膜、
１５・・・反射防止膜、１６・・・フォトレジスト、
１８・・・ＴｉＮバリアメタル、１９・・・Ａｌバリ
アメタル、 ２０・・・ＬＫＤ膜（ＣＦ系膜）、２１
・・・シリコン窒化膜、２２、２２′・・・ポ−ラスシ
リコン酸化膜、 ２３・・・炭素膜、２３′・・・配線
溝。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB30 CC01 DD08 DD16 DD17 DD20 DD37 EE14 EE18 FF18 FF22 HH14 5F004 AA02 BA04 BB26 CA02 CA03 CA04 DA01 DA23 DA26 DB26 EB01 EB02 5F033 HH08 HH09 HH19 HH28 HH33 JJ08 JJ09 JJ11 JJ19 JJ28 JJ33 KK08 KK09 KK11 KK19 KK28 PP15 QQ09 QQ10 QQ13 QQ15 QQ25 QQ37 QQ48 RR04 RR06 RR09 RR22 RR24 RR25 SS11 SS21 WW03 WW05
Claims (19)
- 【請求項１】 活性化された反応ガスを用いて被膜をド
ライエッチングする方法において、炭素原子と、酸素原
子、水素原子及び窒素原子の少なくとも１つを含むガス
を用いて前記被膜上に形成された炭素原子を含む膜を除
去することを特徴とするドライエッチング方法。 - 【請求項２】 前記被膜は、炭素原子を含む組成からな
る膜、絶縁膜及び金属膜のいずれかから選択されること
を特徴とする請求項１に記載のドライエッチング方法。 - 【請求項３】 前記炭素原子を含む組成からなる膜は、
炭素膜、有機シリコン酸化膜、有機膜から選択されるこ
とを特徴とする請求項２に記載のドライエッチング方
法。 - 【請求項４】 前記絶縁膜は、無機膜又は有機シリコン
化合物膜であることを特徴とする請求項２に記載のドラ
イエッチング方法。 - 【請求項５】 前記無機膜は、シリコン酸化膜又はシリ
コン窒化膜であることを特徴とする請求項４に記載のド
ライエッチング方法。 - 【請求項６】 前記炭素原子を含む膜は、フォトレジス
ト又は塗布型有機反射防止膜であることを特徴とする請
求項１乃至請求項５のいずれかに記載のドライエッチン
グ方法。 - 【請求項７】 前記炭素原子と、酸素原子、水素原子及
び窒素原子の少なくとも１つを含むガスのうち、炭素原
子及び酸素原子を含むガスにおいて、炭素原子の比率が
酸素原子の比率の１／３より大きいことを特徴とする請
求項１乃至請求項６のいずれかに記載のドライエッチン
グ方法。 - 【請求項８】 前記炭素原子及び酸素原子を含むガス
は、酸素及び二酸化炭素からなるガス、酸素及び一酸化
炭素からなるガス、一酸化炭素ガス及び二酸化炭素ガス
の中から選択されたガスを用いることを特徴とする請求
項７に記載のドライエッチング方法。 - 【請求項９】 前記ドライエッチング方法において、基
板温度を１５０℃以下にすることを特徴とする請求項１
乃至請求項８のいずれかに記載のドライエッチング方
法。 - 【請求項１０】 前記ドライエッチング方法において、
反応圧力を４００ｍＴｏｒｒ以下にすることを特徴とす
る請求項１乃至請求項９のいずれかに記載のドライエッ
チング方法。 - 【請求項１１】 半導体基板上に絶縁膜、フォトレジス
トを順次積層する工程と、 前記フォトレジストを所定の形状にパターニングする工
程と、 前記フォトレジストをマスクにして前記絶縁膜をエッチ
ングすることによりコンタクトホール又は配線溝を形成
する工程と、 炭素原子と、酸素原子、水素原子及び窒素原子の少なく
とも１つを含むガスを用いて前記フォトレジストをアッ
シングして除去する工程と、 前記コンタクトホール内又は配線溝内に金属配線層を堆
積させて、その内部にコンタクト配線又は埋め込み配線
を形成する工程とを備えたことを特徴とする半導体装置
の製造方法。 - 【請求項１２】 前記絶縁膜は、無機膜、有機シリコン
化合物膜及び炭素原子を含む低誘電率の絶縁膜の中から
選択されることを特徴とする請求項１１に記載の半導体
装置の製造方法。 - 【請求項１３】 前記無機膜は、シリコン酸化膜又はシ
リコン窒化膜であることを特徴とする請求項１２に記載
の半導体装置の製造方法。 - 【請求項１４】 半導体基板上に形成された絶縁膜上に
金属膜、フォトレジストを順次積層する工程と、 前記フォトレジストを所定の形状にパターニングする工
程と、 前記フォトレジストをマスクにして前記金属膜をエッチ
ングすることにより配線を形成する工程と、 炭素原子と、酸素原子、水素原子及び窒素原子の少なく
とも１つを含むガスを反応ガスとして、前記フォトレジ
ストをアッシングして除去する工程とを備えたことを特
徴とする半導体装置の製造方法。 - 【請求項１５】 半導体基板上に絶縁膜、第１のフォト
レジストを順次積層する工程と、 前記第１のフォトレジストを所定の形状にパターニング
する工程と、 前記第１のフォトレジストをマスクにして、前記絶縁膜
をエッチングして第１の配線溝を形成する工程と、 炭素原子と、酸素原子、水素原子及び窒素原子の少なく
とも１つを含むガスを用いて、前記第１のフォトレジス
トをアッシングして除去する工程と、 前記第１の配線溝内に炭素膜を埋め込む工程と、 前記炭素膜を被覆するように前記絶縁膜上に第２のフォ
トレジストを積層する工程と、 前記第２のフォトレジストを所定の形状にパターニング
する工程と、 前記第２のフォトレジストをマスクにして、前記炭素膜
をエッチングして第２の配線溝を形成する工程と、 炭素原子と、酸素原子、水素原子及び窒素原子の少なく
とも１つを含むガスを用いて、前記第２のフォトレジス
トをアッシングして除去する工程と、 前記第２の配線溝内に金属配線層を堆積させて、その内
部に配線を埋め込む工程と、 前記配線及び前記炭素膜を被覆するように、前記層間絶
縁膜上にポーラスシリコン酸化膜を形成する工程と、 前記炭素膜を加熱して前記第１の配線溝から除去し、前
記配線の周囲を空洞にする工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項１６】 前記絶縁膜及び前記フォトレジストの
間には反射防止膜を介在させることを特徴とする請求項
１１、請求項１４及び請求項１５のいずれかに記載の半
導体装置の製造方法。 - 【請求項１７】 前記炭素原子と、酸素原子、水素原子
及び窒素原子の少なくとも１つを含むガスのうち、酸素
原子及び炭素原子を含むガスは、酸素及び二酸化炭素か
らなるガス、酸素及び一酸化炭素からなるガス、一酸化
炭素ガス及び二酸化炭素ガスの中から選択されたガスを
使用することを特徴とする請求項１１乃至請求項１６の
いずれかに記載の半導体装置の製造方法。 - 【請求項１８】 前記炭素原子と、酸素原子、水素原子
及び窒素原子の少なくとも１つを含むガスのうち、酸素
原子及び炭素原子を含むガスにおいて炭素原子の比率が
酸素原子の比率の１／３より大きいことを特徴とする請
求項１１乃至請求項１７のいずれかに記載の半導体装置
の製造方法。 - 【請求項１９】 前記フォトレジストをアッシングして
除去する工程において、基板温度を１５０℃以下にする
ことを特徴とする請求項１１乃至請求項１８のいずれか
に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37200699A JP3803523B2 (ja) | 1999-12-28 | 1999-12-28 | ドライエッチング方法及び半導体装置の製造方法 |
| US09/739,905 US6607986B2 (en) | 1999-12-28 | 2000-12-20 | Dry etching method and semiconductor device manufacturing method |
| TW089127699A TW483059B (en) | 1999-12-28 | 2000-12-22 | Dry etching method and semiconductor device manufacture method |
| KR10-2000-0082648A KR100414506B1 (ko) | 1999-12-28 | 2000-12-27 | 드라이 에칭 방법 및 반도체 장치의 제조 방법 |
| US10/602,072 US6987066B2 (en) | 1999-12-28 | 2003-06-24 | Dry etching method and semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37200699A JP3803523B2 (ja) | 1999-12-28 | 1999-12-28 | ドライエッチング方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189302A true JP2001189302A (ja) | 2001-07-10 |
| JP3803523B2 JP3803523B2 (ja) | 2006-08-02 |
Family
ID=18499686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37200699A Expired - Fee Related JP3803523B2 (ja) | 1999-12-28 | 1999-12-28 | ドライエッチング方法及び半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6607986B2 (ja) |
| JP (1) | JP3803523B2 (ja) |
| KR (1) | KR100414506B1 (ja) |
| TW (1) | TW483059B (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670709B2 (en) | 2000-02-10 | 2003-12-30 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| KR100462765B1 (ko) * | 2002-07-02 | 2004-12-20 | 동부전자 주식회사 | 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 |
| US7172965B2 (en) | 2003-05-21 | 2007-02-06 | Rohm Co., Ltd. | Method for manufacturing semiconductor device |
| JP2008508743A (ja) * | 2004-08-02 | 2008-03-21 | ラム リサーチ コーポレーション | エッチングされたウエハからフォトレジストを剥離するための方法 |
| US7736912B2 (en) | 2007-07-26 | 2010-06-15 | Panasonic Corporation | Semiconductor production method and semiconductor production device |
| US7964511B2 (en) | 2005-09-09 | 2011-06-21 | Tokyo Electron Limited | Plasma ashing method |
| US8247029B2 (en) | 2008-06-17 | 2012-08-21 | Tdk Corporation | Method for forming micropattern |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050101135A1 (en) * | 2003-11-12 | 2005-05-12 | Lam Research Corporation | Minimizing the loss of barrier materials during photoresist stripping |
| JP2005183778A (ja) * | 2003-12-22 | 2005-07-07 | Semiconductor Leading Edge Technologies Inc | 半導体装置の製造方法 |
| JP3816080B2 (ja) * | 2004-02-20 | 2006-08-30 | 松下電器産業株式会社 | プラズマ処理方法およびプラズマ処理装置 |
| US6960535B1 (en) * | 2004-05-14 | 2005-11-01 | Sharp Kabushiki Kaisha | Dual damascene etching process |
| JP5057647B2 (ja) * | 2004-07-02 | 2012-10-24 | 東京エレクトロン株式会社 | 半導体装置の製造方法および半導体装置の製造装置 |
| US7598176B2 (en) * | 2004-09-23 | 2009-10-06 | Taiwan Semiconductor Manufacturing Co. Ltd. | Method for photoresist stripping and treatment of low-k dielectric material |
| JP2006351862A (ja) * | 2005-06-16 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
| JP4854317B2 (ja) * | 2006-01-31 | 2012-01-18 | 東京エレクトロン株式会社 | 基板処理方法 |
| US7842190B2 (en) * | 2006-03-28 | 2010-11-30 | Tokyo Electron Limited | Plasma etching method |
| US8815745B2 (en) * | 2008-02-01 | 2014-08-26 | Lam Research Corporation | Reducing damage to low-K materials during photoresist stripping |
| WO2014164493A1 (en) * | 2013-03-12 | 2014-10-09 | Applied Materials, Inc. | Methods for removing photoresist from substrates with atomic hydrogen |
| CN105223787B (zh) * | 2014-07-01 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 光刻胶图形的灰化方法 |
| JP7071884B2 (ja) * | 2018-06-15 | 2022-05-19 | 東京エレクトロン株式会社 | エッチング方法及びプラズマ処理装置 |
| US11198580B2 (en) * | 2019-09-06 | 2021-12-14 | Xerox Corporation | Stacking module with air streams |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3412173B2 (ja) | 1991-10-21 | 2003-06-03 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP3278935B2 (ja) | 1992-10-31 | 2002-04-30 | ソニー株式会社 | レジスト除去方法 |
| JPH0774147A (ja) | 1993-07-05 | 1995-03-17 | Sony Corp | ドライエッチング方法およびドライエッチング装置 |
| KR100217241B1 (ko) * | 1994-06-30 | 1999-09-01 | 오상수 | 모타축 가공장치 |
| JPH08115900A (ja) * | 1994-10-18 | 1996-05-07 | Sony Corp | シリコン系材料層のパターニング方法 |
| JP3399154B2 (ja) | 1995-05-22 | 2003-04-21 | ソニー株式会社 | 積層絶縁膜のプラズマエッチング方法 |
| JP3028927B2 (ja) * | 1996-02-16 | 2000-04-04 | 日本電気株式会社 | 高融点金属膜のドライエッチング方法 |
| JP2000501573A (ja) | 1996-09-24 | 2000-02-08 | フュージョン システムズ コーポレイション | サファイヤダウンストリームプラズマアッシャーにおける弗素援助型剥離及び残留物除去 |
| KR100209698B1 (ko) | 1996-10-11 | 1999-07-15 | 구본준 | 유기 반사방지막 식각방법 |
| JP3400918B2 (ja) * | 1996-11-14 | 2003-04-28 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| KR19980036950A (ko) | 1996-11-20 | 1998-08-05 | 문정환 | 반도체소자 제조방법 |
| JPH10172960A (ja) | 1996-12-12 | 1998-06-26 | Sony Corp | アッシング方法 |
| US6391216B1 (en) * | 1997-09-22 | 2002-05-21 | National Research Institute For Metals | Method for reactive ion etching and apparatus therefor |
| JP2000051573A (ja) | 1998-08-26 | 2000-02-22 | Hitachi Ltd | 洗濯機 |
| US6284149B1 (en) * | 1998-09-18 | 2001-09-04 | Applied Materials, Inc. | High-density plasma etching of carbon-based low-k materials in a integrated circuit |
| US6312874B1 (en) * | 1998-11-06 | 2001-11-06 | Advanced Micro Devices, Inc. | Method for forming a dual damascene trench and underlying borderless via in low dielectric constant materials |
| US6168726B1 (en) * | 1998-11-25 | 2001-01-02 | Applied Materials, Inc. | Etching an oxidized organo-silane film |
| US6417090B1 (en) * | 1999-01-04 | 2002-07-09 | Advanced Micro Devices, Inc. | Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer |
-
1999
- 1999-12-28 JP JP37200699A patent/JP3803523B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-20 US US09/739,905 patent/US6607986B2/en not_active Expired - Lifetime
- 2000-12-22 TW TW089127699A patent/TW483059B/zh active
- 2000-12-27 KR KR10-2000-0082648A patent/KR100414506B1/ko not_active IP Right Cessation
-
2003
- 2003-06-24 US US10/602,072 patent/US6987066B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670709B2 (en) | 2000-02-10 | 2003-12-30 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
| KR100462765B1 (ko) * | 2002-07-02 | 2004-12-20 | 동부전자 주식회사 | 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 |
| US7172965B2 (en) | 2003-05-21 | 2007-02-06 | Rohm Co., Ltd. | Method for manufacturing semiconductor device |
| JP2008508743A (ja) * | 2004-08-02 | 2008-03-21 | ラム リサーチ コーポレーション | エッチングされたウエハからフォトレジストを剥離するための方法 |
| US7964511B2 (en) | 2005-09-09 | 2011-06-21 | Tokyo Electron Limited | Plasma ashing method |
| US8404596B2 (en) | 2005-09-09 | 2013-03-26 | Tokyo Electron Limited | Plasma ashing method |
| US7736912B2 (en) | 2007-07-26 | 2010-06-15 | Panasonic Corporation | Semiconductor production method and semiconductor production device |
| US8247029B2 (en) | 2008-06-17 | 2012-08-21 | Tdk Corporation | Method for forming micropattern |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100414506B1 (ko) | 2004-01-07 |
| US6607986B2 (en) | 2003-08-19 |
| US20040087169A1 (en) | 2004-05-06 |
| JP3803523B2 (ja) | 2006-08-02 |
| KR20010062750A (ko) | 2001-07-07 |
| TW483059B (en) | 2002-04-11 |
| US20010005632A1 (en) | 2001-06-28 |
| US6987066B2 (en) | 2006-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001189302A (ja) | ドライエッチング方法及び半導体装置の製造方法 | |
| US6844266B2 (en) | Anisotropic etching of organic-containing insulating layers | |
| JP5178983B2 (ja) | 有機ケイ酸塩ガラスにデュアルダマシン構造をエッチングするための方法 | |
| KR100810788B1 (ko) | 듀얼 다마신 구조의 에칭 방법 | |
| EP1353364B1 (en) | Anisotropic etching of organic-containing insulating layers | |
| US6309955B1 (en) | Method for using a CVD organic barc as a hard mask during via etch | |
| KR100416596B1 (ko) | 반도체 소자의 연결 배선 형성 방법 | |
| TWI495010B (zh) | 用於互連圖案化之硬遮罩移除時之側壁及倒角保護 | |
| JP2001338978A (ja) | 半導体装置及びその製造方法 | |
| US20030207594A1 (en) | Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for intergrated circuit structure | |
| US6362093B1 (en) | Dual damascene method employing sacrificial via fill layer | |
| KR20020010650A (ko) | 전자 디바이스 제조 방법 | |
| US6271115B1 (en) | Post metal etch photoresist strip method | |
| JP2005116801A (ja) | 半導体装置の製造方法 | |
| JP3781729B2 (ja) | 半導体装置の製造方法 | |
| JP3803528B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2004119539A (ja) | レジストパターンの除去方法 | |
| US11688604B2 (en) | Method for using ultra thin ruthenium metal hard mask for etching profile control | |
| KR100909175B1 (ko) | 듀얼 다마신 패턴 형성 방법 | |
| JP2000252359A (ja) | 絶縁膜のエッチング方法および配線層の形成方法 | |
| JPH1167909A (ja) | 半導体装置の製造方法 | |
| JP4543976B2 (ja) | 接続孔形成法 | |
| KR20000071322A (ko) | 반도체 장치 제조 방법 | |
| JP2002158213A (ja) | 半導体装置の製造方法 | |
| US20160172238A1 (en) | Selective sealant removal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050425 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060403 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060427 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060508 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130512 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140512 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |