JP3803523B2 - ドライエッチング方法及び半導体装置の製造方法 - Google Patents

ドライエッチング方法及び半導体装置の製造方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、活性化された反応ガスを用いて絶縁膜上、金属膜上もしくは炭素原子を含む組成からなる膜上に形成された炭素原子を含む膜を除去するドライエッチング方法及びこのドライエッチング方法を使用した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置は、その高集積化に伴いさらなるパタ−ンの微細化が要求されるようになってきている。さらに高速応答化のために配線抵抗や寄生抵抗の低減等が試みられている。
半導体装置の微細化を進めるには、フォトレジストの解像度を改善する必要があり、今後の半導体装置の開発にはフォトレジストの薄膜化が有効である。また、フォトレジスト膜の直下には反射防止膜を形成し、フォトレジスト膜のパターニングを行っている。
一方、半導体装置の高速化のために配線寄生容量の低下が要求され、層間絶縁膜の低誘電率化（これをＬｏｗ−ｋ膜という）が検討されている。この低誘電率化された層間絶縁膜としては、シルク、フレアー等、ＣＦ系のテフロンなどの有機系膜や、無機シリコン酸化膜等のポーラスで比較的脆い無機膜や無機膜中に炭素原子を含む有機成分を有する有機シリコン酸化膜があげられる。従来の酸化膜の比誘電率が約４であるのに対して、これらの絶縁膜は、比誘電率が３以下の値を有している。この層間絶縁膜上にフォトレジストをパタ−ニングした後に配線溝やコンタクトホ−ルのエッチング加工を行なった場合、その後の工程で配線材料等を埋め込む場合に備えてフォトレジストを剥離しておく必要がある。
【０００３】
従来のフォトレジスト剥離法では、ウエハ−温度を２００℃以上の高温に上昇させて酸素ガスを主体とするプロセスガスを用いたダウンフロ−アッシングが用いられている。この方法ではフォトレジスト中の炭素・酸素・水素等の原子が活性ガス中の酸素原子と反応することによりレジスト剥離処理を実現していた。この時の反応生成物は、ＣＯ2 、ＣＯ、Ｈ2 Ｏ等であると考えられているが、十分な剥離速度を得るために、通常、半導体基板温度を２００℃以上に上昇させて反応性を高める方法が用いられていた。
【０００４】
【発明が解決しようとする課題】
しかし、従来のフォトレジスト剥離法では、下地膜として炭素原子を含む組成からなる膜を有する構造の多層膜がある場合に、活性ガス中の酸素原子と反応して下地膜中の炭素原子を脱離させてしまう。このためフォトレジスト膜の下地膜がＣＦ系のテフロン系有機膜（Ｌｏｗ−ｋ膜）の場合には、フォトレジスト剥離時にその下地膜がエッチングされてしまい、寸法変換差が生じるという問題が発生している。また、下地膜が無機膜に炭素原子を含有させた膜（有機シリコン酸化膜）の場合には、下地膜表面から炭素原子の脱離層が形成されてしまい、下地膜の比誘電率値が変化するという問題が生じている。また、この時、膜中の炭素原子が脱離した後の下地膜は、収縮するため寸法変換差が変化するだけでなく、応力がかかり、クラック発生の原因となるという問題も生じている。
【０００５】
さらに空中配線を形成するための工程として、下地膜がポ−ラスな絶縁膜中に炭素膜が埋め込まれている構造を有する場合には、炭素膜に配線溝及びコンタクトホール加工を行った後にフォトレジスト剥離を行い、その後バリアメタル及び配線材料の埋め込み、ＣＭＰ(Chemical Mechanical Polishing) を順次行う工程を有している。しかし、従来の方法ではこのフォトレジスト剥離の時点で下地膜中に埋め込まれた炭素膜がアッシングされてしまい、下地膜がけずれ、その結果寸法変換差が生じるという問題が発生している。
本発明は、このような事情によりなされたものであり、活性化された新規な組成の反応ガスを用いて被膜をアッシングする方法において、下地となる膜がアッシングされずにこの下地膜上に形成された炭素原子を含む被膜をアッシングするドライエッチング方法及びこのドライエッチング方法を用いた半導体装置の製造方法を提供する。
【０００６】
【課題を解決するための手段】
本発明は、活性化された反応ガスを用いて被膜をドライエッチングする方法において、炭素原子と、酸素原子、窒素原子あるいは水素原子の少なくとも１つを含むガスを用いて少なくとも１層からなる絶縁膜上、金属膜上もしくは炭素原子を含む組成からなる膜上に形成された炭素原子を含む膜をアッシングすることを特徴としている。このようなガスを用いることにより、下地となる膜である被膜がアッシングされずにその上に形成された炭素原子を含む被膜を効率良くアッシング除去することができる。
【０００７】
すなわち、本発明のドライエッチング方法は、活性化された反応ガスを用いて被膜上のフォトレジストをドライエッチングする方法において、炭素原子及び酸素原子からなるガスを用いて前記被膜上に形成されたフォトレジストを除去し、前記炭素原子及び酸素原子を含むガスは、炭素原子の比率が酸素原子の比率の１／３より大きく、前記被膜は、有機シリコン酸化膜からなることを特徴としている。前記ドライエッチング方法において、基板温度を１５０℃以下にしても良い。前記ドライエッチング方法において、反応圧力を４００ｍＴｏｒｒ以下にしても良い。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板上に絶縁膜、第１のフォトレジストを順次積層する工程と、前記第１のフォトレジストを所定の形状にパターニングする工程と、前記第１のフォトレジストをマスクにして、前記絶縁膜をエッチングして第１の配線溝を形成する工程と、炭素原子と、酸素原子、水素原子及び窒素原子の少なくとも１つを含むガスを用いて、前記第１のフォトレジストをアッシングして除去する工程と、前記第１の配線溝内に炭素膜を埋め込む工程と、前記炭素膜を被覆するように前記絶縁膜上に第２のフォトレジストを積層する工程と、前記第２のフォトレジストを所定の形状にパターニングする工程と、前記第２のフォトレジストをマスクにして、前記炭素膜をエッチングして第２の配線溝を形成する工程と、炭素原子及び酸素原子からなるガスを用いて、前記第２のフォトレジストをアッシングして除去する工程と、前記第２の配線溝内に金属配線層を堆積させて、その内部に配線を埋め込む工程と、前記配線及び前記炭素膜を被覆するように、前記層間絶縁膜上にポーラスシリコン酸化膜を形成する工程と、前記炭素膜を加熱して前記第１の配線溝から除去し、前記配線の周囲を空洞にする工程とを備え、前記炭素原子及び酸素原子からなるガスは、炭素原子の比率が酸素原子の比率の１／３より大きいことを特徴としている。前記絶縁膜及び前記第１又は第２のフォトレジストの間には反射防止膜を介在させることを特徴としている。前記炭素原子及び酸素原子からなるガスのうち、酸素原子及び炭素原子を含むガスは、酸素及び二酸化炭素からなるガス、酸素及び一酸化炭素からなるガス、一酸化炭素ガス及び二酸化炭素ガスの中から選択されたガスを使用するようにしても良い。前記第１及び第２のフォトレジストをアッシングして除去する工程において、基板温度を１５０℃以下にするようにしても良い。
【００１０】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図６、図１３及び図１４を参照しながら第１の実施例を説明する。
図１及び図２は、本発明のドライエッチング方法を適用した半導体装置の配線形成方法を説明する工程断面図、図３は、フォトレジストのアッシング速度及び下地膜もしくは被エッチング膜の側壁膜厚変化量とＣＯを含むアッシングガス組成との関係を説明する特性図、図４は、フォトレジストのアッシング速度及び下地膜もしくは被エッチング膜の側壁膜厚変化量とアッシング時の半導体基板の温度との関係を説明する特性図、図５は、フォトレジストのアッシング速度及び下地膜の側壁膜厚変化量とアッシング時の圧力との関係を説明する特性図、図６は、アッシング装置の概略断面図、図１３は、フォトレジストのアッシング速度及び下地膜の側壁膜厚変化量とアッシングガス組成との関係を説明する特性図、図１４は、フォトレジストのアッシング速度及び下地膜の側壁膜厚変化量とＣＯ2 を含むアッシングガス組成との関係を説明する特性図である。
【００１１】
本発明は、前述した従来技術の問題を解決するものでり、活性化された反応ガスを用いて被膜をドライエッチングする方法において、炭素原子と、酸素原子、窒素原子及び水素原子の少なくとも１つを含むガスを用いて絶縁膜上、金属膜上もしくは炭素原子を含む組成からなる膜上などの前記被膜上に形成されたフォトレジストなどの炭素原子を含む膜をアッシングする方法に関するものである。
シリコン半導体等の半導体基板１１上に層間絶縁膜として膜厚５００ｎｍの低誘電率化された絶縁膜（以下、これをＬＫＤ膜という）１２を塗布形成する。このＬＫＤ膜１２に、例えば、アルミニウムなどの金属配線１２′を埋め込み形成する。このＬＫＤ膜１２上に、層間絶縁膜として膜厚４００ｎｍのＬＫＤ膜１３を塗布形成する。このＬＫＤ膜１３は、無機系膜中に炭素原子が含まれている構造のベンゾシクロブテン（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ（ＢＣＢ））、フロロポリマー（Ｆｌｕｏｒｏｐｏｌｙｍｅｒ（Ｃｙｔｏｐ））などの有機シリコン酸化膜からなるものである。
【００１２】
ＬＫＤ膜にはこの他にポリシロキサン（Ｐｏｌｙｓｉｌｏｘａｎｅ）、ハイドロゲン−シルセスキオキサン（Ｈｙｄｒｏｇｅｎ−ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などの無機シリコン酸化膜、ポリアリレンエーテル（Ｐｏｌｙ（Ａｒｙｌｅｎｅ）ｅｔｈｅｒ）、パリレン（Ｐａｒｙｌｅｎｅ）−ＡＦ４、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）などのＣＦ系膜などがある。この半導体基板（ウエハ−）に酸素プラズマ処理を行い、酸化膜である表面改質層１４を形成する。この上に膜厚６０ｎｍの反射防止膜１５及び０．６μｍのフォトレジスト１６を塗布形成する。その後周知技術のリソグラフィ−法によりフォトレジスト１６をパタ−ニングする（図１（ａ））、そして、このパターニングされたフォトレジスト１６をマスクにして反射防止膜を加工する（図１（ｂ））。その後、表面改質層１４及びＬＫＤ膜１３をＣ4 Ｆ8 ／ＣＯ／Ｏ2 ／Ａｒからなるエッチングガスを用いてＲＩＥエッチングを行い、深さ４００ｎｍでパタ−ンの大きさは０．２μｍのコンタクトホ−ルを形成する。コンタクトホールは、底面にＬＫＤ膜１２に埋め込まれた金属配線１２′の表面が露出している（図２（ａ））。
【００１３】
さらに、ＬＫＤ膜１３上に残ったフォトレジスト１６及び反射防止膜１５を剥離する（図２（ｂ））。その後、ＴｉＮバリアメタル層１８を膜厚３０ｎｍ程度表面改質層１４上及びコンタクトホール内壁上に成膜する。次に、アルミニウム（Ａｌ）膜１９をスパッタリングにより７００ｎｍの膜厚分の成膜でコンタクトホ−ル内に埋め込み、その後、ＬＫＤ膜１３の表面層が出るまでＡｌ膜１９をＣＭＰ(Chemical Mecanical Polishing)法により研磨する。そして、コンタクトホール内にコンタクト配線として用いられるアルミニウム膜１９を形成する。アルミニウム膜１９は、層間絶縁膜１３上に後工程で形成されるアルミニウムなどからなる上層配線（図示しない）と金属配線（下層配線）１２′とを電気的に接続する（図２（ｃ））。
なお、本発明に用いる金属配線は、アルミニウムに限らない。例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ等を使用することが可能である。さらに、金属配線間を接続するコンタクト配線もこれらの材料を用いることができる。そして、これらの配線は互いに異なる材料を用いることができるし、同じ材料を用いることができる。これらの材料の選択は、半導体素子の特性などを考慮することにより任意に成し得るものである。実施例では、ＬＫＤ膜は、塗布により成膜されているが、ＣＶＤ法を用いても成膜することができる。また、この実施例ではコンタクトホールを加工しているが、本発明は、配線又は他のパターンなど他の加工にも用いることができる。
【００１４】
図６は、アッシング装置の概略断面図である。真空チャンバー１の内部にはシリコンウエハーなどの被処理物２を載置する載置台３が設けられている。この載置台３に対向して対向電極６′が設けられている。この載置台３は、温度調節機構を有しており、被処理物２の温度を制御できるようになっている。また、真空チャンバーの天壁には、ガス導入管４が接続されている。ガス導入管４から真空チャンバーにガスが導入され、排気口５の弁により圧力が調整される。圧力が安定を示した後載置台３下の高周波電極６から高周波を印可することにより真空チャンバー内にプラズマを発生させ、被処理物２をアッシングする。
この実施例では図６のアッシング装置を用いているが、本発明は、他のプラズマ源を用いたアッシング装置を用いることもできる。また、プラズマアッシング装置以外にも他のアッシャー装置（例えば、ダウンフローアッシャー装置（マイクロ波を用いたアッシャー装置を含む）など）でも使用することができる。
この実施例では、例えば、フォトレジストなどの炭素原子を含む膜の加工は、酸素原子及び炭素原子を含む新規な材料からなるガスを用いるプラズマプロセスで行なう。アッシング装置は、図６に示す平行平板型アッシング装置であり、アッシング条件は、Ｏ2 ／ＣＯ＝１００／２００ｃｃｍ、１００ｍＴｏｒｒ、５００Ｗ、３０℃である。
【００１５】
図３は、縦軸がフォトレジストのアッシング速度（ｎｍ／分）（−○−）及びフォトレジストを３００ｎｍアッシングした時の下地膜であるＬＫＤ膜（−△−）、ＣＦ系膜（−□−）、Ｃ系膜（−◇−）の側壁変質層及び変化膜厚（ｎｍ）であり、横軸は、アッシングガスのＣＯ濃度（モル％）（ＣＯ／（Ｏ2 ＋ＣＯ）である。図３に示すように、この条件でアッシングを行うと、炭素系膜は、アッシングガスのＣＯ濃度を約６７％以上にするとサイドエッチング無しで寸法変換差を無くすことが出来る。この様に酸素原子及び炭素原子を含むプロセスガス中で、炭素原子の比率が酸素原子の比率の１／３より高い領域で特にサイドエッチングの抑制効果が高い。さらに、１５０℃以下のプロセスにすることで、十分なフォトレジストのアッシング速度を保ちながらサイドエッチングを抑制することが出来る。また、４００ｍＴｏｒｒ以下のプロセスにすることにより、有効にサイドエッチングを抑制することができた。
【００１６】
図１３は、図３のアッシングガスを変えたもので、フォトレジストのアッシング速度及び下地膜もしくは被膜の側壁膜厚変化量とアッシングガス組成との関係を説明する特性図である。縦軸は、フォトレジストのアッシング速度（ｎｍ／分）（−○−）及びフォトレジストを３００ｎｍアッシングした時の下地膜であるＬＫＤ膜（−△−）、ＣＦ系膜（−□−）、Ｃ系膜（反射防止膜）（−◇−）の側壁変質層及び変化膜厚（ｎｍ）であり、横軸は、Ｏ2 ガス及びＸガスから構成されたアッシングガスのＸガス中の炭素（Ｃ）原子密度（％）（Ｘ／（Ｏ2 ＋Ｘ）＝２／３の場合）である。図１３のＡ点は、Ｘ＝０の場合（従来例）であり、Ｏ2 単独である。Ｂ点は、Ｘ＝ＣＯ2 の場合であり、Ｃ点は、Ｘ＝ＣＯの場合である。本発明において、酸素ガスをアッシングガスの成分とする場合、その成分は、酸素ガス単独のみを意味するものでは無く、窒素ガス及び水素ガスの双方もしくはいずれか一方を含むことも可能である。
【００１７】
図１４は、アッシングガスに酸素と二酸化炭素とから構成されたガスを用いた場合の特性図である。縦軸がフォトレジストのアッシング速度（ｎｍ／分）（−○−）及びフォトレジストを３００ｎｍアッシングした時の下地膜であるＬＫＤ膜（−△−）、ＣＦ系膜（−□−）、Ｃ系膜（−◇−）の側壁変質層及び変化膜厚（ｎｍ）であり、横軸は、アッシングガスのＣＯ2 濃度（モル％）（ＣＯ2 ／（Ｏ2 ＋ＣＯ2 ））である。図１４に示すように、この条件でアッシングを行うと、炭素系膜は、アッシングガスのＣＯ2 濃度を約７５％以上にするとサイドエッチング無しで寸法変換差を無くすことが出来る。この実施例では、Ｏ2 ＋ＣＯ、Ｏ2 ＋ＣＯ2 などのアッシングガスを剥離プロセスで用いているが、他の有機膜を下地膜に用いることができる。
さらに、ＬＫＤ膜１３加工後のフォトレジスト剥離は、従来の方法では酸素ガスによるプラズマアッシングで行なっていたが、ＬＤＫ膜１３の側壁から炭素原子が脱離してしまい変質層（側壁炭素離脱層）が形成されるという問題があった。これは低圧の酸素アッシングでは酸素イオンと酸素ラヂカルによるフォトレジストのイオンアシストエッチングが起きるが、等方的な酸素ラジカル成分がコンタクトホ−ル内に進入し、このラジカルに触れる部分から炭素原子を脱離させることによるものである。また、膜中から炭素原子が抜けることによる寸法変換差の広がりもあった。
【００１８】
このため、この実施例では、フォトレジスト１６及び反射防止膜１５の剥離は、酸素原子及び炭素原子を含むガスを用いるプラズマプロセスで行なった。アッシング装置は、図６に示す平行平板型であり、アッシング条件は、Ｏ2 ／ＣＯ＝３０／２７０ｃｃｍ、１００ｍＴｏｒｒ、５００Ｗ、３０℃である。図３に示すように、この条件ではフォトレジストの剥離は進行するが、ＬＫＤ膜側壁からの炭素原子の脱離は無くすことが出来るため側壁変質層を形成することが極めて少なくすることが可能になる（図２（ｃ））。この様に酸素原子及び炭素原子を含むプロセスガス中で、炭素原子の比率が酸素原子の比率の１／３より高い領域で特に炭素原子の脱離の制御効果が高い。さらに、図４に示すようにプラズマアッシング法による１５０℃以下のプロセスにすることで、十分なレジストアッシング速度を保ちながら下地膜であるＬＫＤ膜側壁の炭素脱離を抑制することが出来る。図４は、縦軸がフォトレジストのアッシング速度（ｎｍ／分）（−○−）及びフォトレジストを３００ｎｍアッシングした時の下地膜であるＬＫＤ膜（−△−）の側壁変化膜厚（ｎｍ）であり、横軸は、半導体基板のエッチング温度（℃）である。また、図５に示すように４００ｍＴｏｒｒ以下のプロセスにすることで、より有効に下地膜であるＬＫＤ膜側壁の炭素脱離を抑制できる。図５は、縦軸がフォトレジストのアッシング速度（ｎｍ／分）（−○−）及びフォトレジストを３００ｎｍアッシングした時の下地膜であるＬＫＤ膜（−△−）の側壁変化膜厚（ｎｍ）であり、横軸は、アッシング時の圧力（Ｔｏｒｒ）である。
【００１９】
以上、この実施例は、炭素原子を含むガスあるいは酸素原子及び炭素原子を含むガスを用いることにより、下地膜がエッチングされずにその上に形成された炭素原子を含む膜（フォトレジスト）を効率良くドライエッチングすることができる。また、図３に示すように酸素ガスを用いずＣＯガスのみでもこのような効果が得られることは明らかである。
また、この実施例では、アッシングガスとしてＣＯガスを説明したが、本発明では、炭素原子を含むガスは、圧力、温度、パワー等を制御することにより以下の材料を用いることもできる。
すなわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ10、Ｃ4 Ｈ10、Ｃ4 Ｈ8 、Ｃ4 Ｈ6 、Ｃ3 Ｈ9 Ｎ、Ｃ3 Ｈ8 、Ｃ3 Ｈ6 Ｏ、Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、Ｃ2 Ｈ7 Ｎ、Ｃ2 Ｈ6 Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2 Ｈ4 、Ｃ2 Ｈ2 、ＣＯＳ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、ＣＨ4 、ＣＨＮ等があり、炭素原子に酸素原子、窒素原子あるいは水素原子の少なくとも１つを含むガスが用いられる。
【００２０】
次に、図７及び図８を参照して第２の実施例を説明する。
図７及び図８は、本発明のドライエッチング方法を適用した半導体装置の配線形成方法を説明する工程断面図である。この実施例では、層間絶縁膜のＬＫＤ膜としてＣＦ系膜２０をＣＶＤ法により形成した場合について説明する。ＣＦ系膜は、塗布法を用いて形成しても良い。
まず、シリコン半導体等の半導体基板１１上に層間絶縁膜として膜厚５００ｎｍのＬＫＤ膜１２を塗布形成する。次に、このＬＫＤ膜１２に、例えば、アルミニウムなどの金属配線１２′を埋め込み形成する。このＬＫＤ膜１２上に、層間絶縁膜として膜厚４００ｎｍのＬＫＤ膜２０を形成する。このＬＫＤ膜２０は、ＣＦ系のＣＶＤ絶縁膜である。この時の成膜条件は、ＣＦ4 ／Ｏ2 ＝２００／５０ｃｃｍ、１Ｔｏｒｒ、５００Ｗ、４００℃でマイクロ波放電により成膜する。この上に膜厚６０ｎｍの反射防止膜１５及び０．６μｍのフォトレジスト１６を塗布形成する。その後周知のリソグラフィ−法によりフォトレジスト１６をパタ−ニングする（図７（ａ））。
【００２１】
このパターニングされたフォトレジスト１６をマスクに反射防止膜１５を加工する（図７（ｂ））。そして、ＬＫＤ膜２０をＣ4 Ｆ8 ／ＣＯ／Ｏ2 ／Ａｒ反応ガスを用いてＲＩＥエッチングし、深さ４００ｎｍでパタ−ンの大きさが０．２μｍのコンタクトホ−ルを形成する。コンタクトホールの底面には金属配線１２′が露出している（図８（ａ））。さらにＬＫＤ膜２０上に残ったレジスト１６及び反射防止膜を第１の実施例と同じアッシング条件でＯ2 ／ＣＯを用いたプラズマプロセスにより剥離する（図８（ｂ））。その後、ＴｉＮバリアメタル層１８を３０ｎｍ程度成膜させ、アルミニウム（Ａｌ）膜１９をスパッタリング法により７００ｎｍ程度の膜厚分の成膜によりコンタクトホ−ル内を埋め込む。その後、ＬＫＤ膜表面が出るまでＡｌ膜１９をＣＭＰ法により研磨する。この結果コンタクトホールの中にＡｌ膜１９のコンタクト配線が形成される。このコンタクト配線は、上層配線（図示しない）と金属配線（下層配線）１２′とを電気的に接続する（図８（ｃ））。
【００２２】
ここでＣＦ系膜のＬＫＤ膜２０加工後のフォトレジスト剥離は、従来の方法では酸素ガスによるプラズマアッシングで行なっていたが、この方法によるとＣＦ系膜のＬＫＤ膜２０の上部がエッチングされると共に側壁がサイドエッチングされてしまい寸法変換差が生じるという問題があった。これは低圧の酸素ＲＩＥでは酸素イオンと酸素ラジカルによるフォトレジストのイオンアシストエッチングが起きるが、等方的な酸素ラジカル成分がコンタクトホ−ル内に侵入し、このラジカル系ガスにふれる部分からＣＦ系膜の層間絶縁膜２０のエッチングが進行するためであり、さらにイオンは角度分布を持つため側壁でもイオンアシストエッチングが起きているためである。
以上、この実施例は、炭素原子を含むガスあるいは酸素原子及び炭素原子を含むガスを用いることにより、下地膜となる絶縁膜がエッチングされずにその上に形成された反射防止膜及び炭素原子を含む膜（フォトレジスト）を効率良くアッシングすることができる。図３に示すように酸素ガスを用いなくてもＣＯガスのみでもこのような効果が得られる。この実施例ではＣＦ系膜を用いているが、他の有機膜を用いることもできる。
【００２３】
また、この実施例ではアッシングガスとしてＣＯガスを用いたが、炭素原子を含むガスは、圧力、温度、パワー等を制御することにより以下の材料を用いることもできる。
すなわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ10、Ｃ4 Ｈ10、Ｃ4 Ｈ8 、Ｃ4 Ｈ6 、Ｃ3 Ｈ9 Ｎ、Ｃ3 Ｈ8 、Ｃ3 Ｈ6 Ｏ、Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、Ｃ2 Ｈ7 Ｎ、Ｃ2 Ｈ6 Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2 Ｈ4 、Ｃ2 Ｈ2 、ＣＯＳ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、ＣＨ4 、ＣＨＮ等があり、炭素原子に酸素原子、窒素原子あるいは水素原子の少なくとも１つを含むガスが用いられる。
なお、金属配線は、アルミニウムに限らない。例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ等を使用することが可能である。また、実施例にしめしたコンタクトホールに限らず、配線溝あるいは他のパターンにおいても同様な傾向が得られる。
【００２４】
次に、図９乃至図１２を参照して第３の実施例を説明する。
図９乃至図１２は、本発明のドライエッチング方法を適用した半導体装置の配線形成方法を説明する工程断面図である。この実施例では、層間絶縁膜のＬＫＤ膜としてポーラスで脆い無機系膜を用いる。すなわち、下地膜に空中配線を形成するためのポ−ラスな絶縁膜中に炭素系膜が埋め込まれている構造を有する配線構造を説明する。
半導体基板１１上に形成された膜厚５００ｎｍのシリコン窒化膜２１に、ポ−ラスシリコン酸化膜２２をＣＶＤ法により形成する。この上に膜厚６０ｎｍの反射防止膜１５及び０．６μｍのフォトレジスト１６を塗布形成する。その後周知のリソグラフィ−法によりフォトレジスト１６をパタ−ニングする（図９（ａ））。このパターニングされたフォトレジストをマスクにして反射防止膜１５を加工する（図９（ｂ））。そして、ポ−ラスシリコン酸化膜２２をシリコン窒化膜２１をエッチングストッパ−にしてＣ4 Ｆ8 ／ＣＯ／Ｏ2 ／Ａｒガスを用いてＲＩＥエッチングを行い、深さ４００ｎｍ、パタ−ンの大きさが０．３μｍ角の配線溝を０．３μｍ間隔で形成する（図１０（ａ））。
【００２５】
さらに、ポ−ラスシリコン酸化膜２２上に残ったフォトレジスト１６及び反射防止膜１５を酸素ダウンフロ−アッシングにより剥離する（図１０（ｂ））。その後、膜厚７００ｎｍの炭素膜２３をスパッタリングにより形成し、これをポ−ラスシリコン酸化膜２２に形成された溝に埋め込む。この炭素膜は、フォトレジストや反射防止膜と比較して非常に強固な膜であり、炭素濃度も２〜３倍程度ある膜である。この実施例ではＣＶＤ法を用いているが、塗布法を用いることもできる。その後ＣＭＰ方法によりポ−ラスシリコン酸化膜２２の表面まで炭素膜２３をＣＭＰ法で研磨する（図１０（ｃ））。このポーラスシリコン膜２２及び炭素膜２３の上に、膜厚６０ｎｍの反射防止膜１５及び０．６μｍのフォトレジスト１６を塗布形成する。その後周知のリソグラフィ−法によりフォトレジスト１６をパタ−ニングする（図１１（ａ））。フォトレジスト１６をマスクに反射防止膜加工後下地に炭素膜２３に対し、Ｃ4 Ｆ8 ／ＣＯ／Ｏ2 ／Ａｒガスを用いてＲＩＥエッチングを行い、深さ５００ｎｍ、パタ−ンの大きさが０．２μｍの配線溝２３′を形成する（図１１（ｂ））。さらにポ−ラスシリコン酸化膜２２上に残ったフォトレジスト１６及び反射防止膜１５をアッシングプロセスにより剥離する（図１１（ｃ））。
【００２６】
その後、配線溝２３′の内壁上にＴｉＮバリアメタル層１８を３０ｎｍ程度成膜させ、続いてアルミニウム（Ａｌ）膜１９をスパッタリングにより７００ｎｍの膜厚分の成膜により配線溝２３′内に埋め込み、その後にポ−ラスシリコン酸化膜２２表面が出るまでＡｌ膜１９をＣＭＰ法により研磨する。この結果、コンタクト配線として用いられるＡｌ膜１９が炭素膜２３に埋め込み形成される（図１２（ａ））。その後、膜厚１００ｎｍのポーラスシリコン酸化膜２２′を、例えば、ＣＶＤ法により形成し、炭素膜２３に埋め込まれたＡｌ膜１９を被覆する（図１２（ｂ））。その後、酸素ダウンフロ−アッシングにより下地膜であるポーラスシリコン酸化膜２２中の炭素膜２３をエッチングし、ポーラスシリコン酸化膜２２′に被覆され、ポーラスシリコン酸化膜２２の炭素膜２３が埋め込まれていた溝に配置されたＡｌ膜１９からなる空中配線が形成される。炭素膜２３をアッシングすると、炭素が炭酸ガスとなってポーラスシリコン酸化膜２２、２２′のポーラスな部分から外部に散逸してＴｉＮバリアメタル層１８及びＡｌ膜１９の周囲は、空洞になる。この実施例で説明した半導体装置では、このような配線溝が複数形成され、層間絶縁膜の低誘電率化を一層進めることになる（図１２（ｃ））。
【００２７】
ここで上記した炭素膜２３に配線溝２３′を形成した後にポ−ラスシリコン酸化膜２２上に残っていたフォトレジスト１６及び反射防止膜１５をプラズマプロセスにより剥離するプロセスにおいて、従来の方法では、下地膜のポ−ラスシリコン酸化膜２２中に形成された炭素膜２３がエッチングされてしまうという問題があった。これはポーラスシリコン酸化膜２２は酸化ラジカルを自由に透過させることができるためであり、この結果寸法変換差が生じるという問題が発生していた。
このため本実施例では、配線溝を形成後にポーラスシリコン酸化膜２２上に残ったフォトレジスト１６及び反射防止膜１５をプラズマプロセスにより剥離するプロセスは、炭素原子を含むガスもしくは酸素原子及び炭素原子を含むガスを用いるプラズマプロセスで行うことに特徴がある。アッシング装置は図６に示す平行平板型装置であり、アッシング条件は、Ｏ2 ／ＣＯ＝１００／２００ｃｃｍ、１００ｍＴｏｒｒ、５００Ｗ、３０℃である。この条件ではフォトレジスト１６の剥離は進行するが、炭素膜２３のエッチングは抑制できるため、寸法変換差を無くすことができる。
【００２８】
この様に炭素原子を含むガスもしくは酸素原子及び炭素原子を含むプロセスガス中で炭素原子の比率が酸素原子の比率の１／３より高い領域で特にサイドエッチングの抑制効果が高い。さらにＲＩＥ法による１５０℃以下のプロセスにすることで、十分なレジストエッチング速度を保ちながらサイドエッチングを抑制することができた。また４００ｍＴｏｒｒ以下のプロセスにすることで、より有効にサイドエッチングを抑制することが可能になった。
なお、金属配線は、アルミニウムに限らない。例えば、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｃｕ、Ｗ、ＷＳｉ、Ｃｕ等を使用することが可能である。
また、この実施例ではアッシングガスとしてＣＯガスを用いたが、炭素原子を含むガスは、圧力、温度、パワー等を制御することにより以下の材料を用いることもできる。
【００２９】
すなわち、ＣＯ2 、Ｃ5 Ｈ12、Ｃ5 Ｈ10、Ｃ4 Ｈ10、Ｃ4 Ｈ8 、Ｃ4 Ｈ6 、Ｃ3 Ｈ9 Ｎ、Ｃ3 Ｈ8 、Ｃ3 Ｈ6 Ｏ、Ｃ3 Ｈ6 、Ｃ3 Ｈ4 、Ｃ2 Ｎ2 、Ｃ2 Ｈ7 Ｎ、Ｃ2 Ｈ6 Ｏ、Ｃ2 Ｈ6 、Ｃ2 Ｈ4 Ｏ、Ｃ2 Ｈ4 、Ｃ2 Ｈ2 、ＣＯＳ、ＣＨ5 Ｎ、ＣＨ4 Ｓ、ＣＨ4 、ＣＨＮ等があり、炭素原子に酸素原子、窒素原子あるいは水素原子の少なくとも１つを含むガスが用いられる。この実施例では配線溝について説明しているが、この他にコンタクトホールや他のパターンでも同様な傾向が得られる。
また、本発明では炭素系の膜に関わる工程に関して記述したが、炭素系膜の存在に関わりなく、絶縁膜及び金属膜上のレジスト剥離の場合にも適用できる。また、プラズマプロセスには平行平板型アッシング装置を用いたが、他のタイプのプラズマアッシング装置でも構わない。また、例えば、圧力、温度、パワーを制御することによりダウンフローアッシャー装置を用いても良い。その他、本発明の要旨を逸脱しない範囲で種々変形して実施できる。
【００３０】
【発明の効果】
炭素原子と、酸素原子、窒素原子及び水素原子の少なくとも１つ含むガスを用いたアッシングプロセスで絶縁膜上、金属膜上もしくは炭素原子を含む組成からなる膜を有する構造の多層膜上のフォトレジスト剥離工程を行うことにより、多層膜中の炭素原子の脱離やサイドエッチングをなくすことができる。
【図面の簡単な説明】
【図１】本発明の層間絶縁膜にＬＫＤ膜（無機膜中に炭素原子を含むもの（有機シリコン酸化膜））を用いた場合の半導体装置の製造工程を示す工程断面図。
【図２】本発明の層間絶縁膜にＬＫＤ膜（無機膜中に炭素原子を含むもの（有機シリコン酸化膜））を用いた場合の半導体装置の製造工程を示す工程断面図。
【図３】一酸化炭素を含むアッシングガスのガス組成比に対するフォトレジストアッシング速度及びアッシング時の下地膜もしくは被膜の側壁変質層及び変化膜厚との関係を示す特性図。
【図４】アッシングガスに酸素及び一酸化炭素を用いた場合の基板温度に対するフォトレジストアッシング速度及びアッシング時の下地膜もしくは被膜の側壁炭素原子脱離層膜厚との関係を示す特性図。
【図５】アッシングガスに酸素及び一酸化炭素を用いた場合のガス圧に対するフォトレジストアッシング速度及びアッシング時の下地膜もしくは被膜の側壁炭素原子脱離層膜厚との関係を示す特性図。
【図６】本発明の方法を実施するアッシング装置の概略断面図。
【図７】本発明の層間絶縁膜にＬＫＤ膜（ＣＦ系膜）を用いた場合の半導体装置の製造工程を示す工程断面図。
【図８】本発明の層間絶縁膜にＬＫＤ膜（ＣＦ系膜）を用いた場合の半導体装置の製造工程を示す工程断面図。
【図９】本発明の空中配線を形成する場合の半導体装置の製造工程を示す断面図。
【図１０】本発明の空中配線を形成する場合の半導体装置の製造工程を示す断面図。
【図１１】本発明の空中配線を形成する場合の半導体装置の製造工程を示す断面図。
【図１２】本発明の空中配線を形成する場合の半導体装置の製造工程を示す断面図。
【図１３】アッシングガスの炭素原子密度に対するフォトレジストアッシング速度及び下地膜もしくは被膜の側壁変質層及び変質膜厚との関係を示す特性図。
【図１４】二酸化炭素を含むアッシングガスのガス組成比に対するフォトレジストアッシング速度及びアッシング時の下地膜もしくは被膜の側壁変質層及び変化膜厚との関係を示す特性図。
【符号の説明】
１・・・真空チャンバー、 ２・・・被処理物、 ３・・・載置台、
４・・・ガス導入管、 ５・・・排気口、 ６・・・高周波電極、
６′・・・対向電極、 １１・・・半導体基板、
１２・・・ＬＫＤ膜、 １２′・・・金属配線、
１３・・・ＬＫＤ膜（無機膜中に炭素原子を含むもの）、
１４・・・表面改質膜、 １５・・・反射防止膜、
１６・・・フォトレジスト、 １８・・・ＴｉＮバリアメタル、
１９・・・Ａｌバリアメタル、 ２０・・・ＬＫＤ膜（ＣＦ系膜）、
２１・・・シリコン窒化膜、
２２、２２′・・・ポ−ラスシリコン酸化膜、 ２３・・・炭素膜、
２３′・・・配線溝。

Claims (7)

  1. 活性化された反応ガスを用いて被膜上のフォトレジストをドライエッチングする方法において、炭素原子及び酸素原子からなるガスを用いて前記被膜上に形成されたフォトレジストを除去し、前記炭素原子及び酸素原子からなるガスは、炭素原子の比率が酸素原子の比率の１／３より大きく、前記被膜は、有機シリコン酸化膜からなることを特徴とするドライエッチング方法。
  2. 前記ドライエッチング方法において、基板温度を１５０℃以下にすることを特徴とする請求項１に記載のドライエッチング方法。
  3. 前記ドライエッチング方法において、反応圧力を４００ｍＴｏｒｒ以下にすることを特徴とする請求項１に記載のドライエッチング方法。
  4. 半導体基板上に絶縁膜、第１のフォトレジストを順次積層する工程と、前記第１のフォトレジストを所定の形状にパターニングする工程と、前記第１のフォトレジストをマスクにして、前記絶縁膜をエッチングして第１の配線溝を形成する工程と、炭素原子と、酸素原子、水素原子及び窒素原子の少なくとも１つを含むガスを用いて、前記第１のフォトレジストをアッシングして除去する工程と、前記第１の配線溝内に炭素膜を埋め込む工程と、前記炭素膜を被覆するように前記絶縁膜上に第２のフォトレジストを積層する工程と、前記第２のフォトレジストを所定の形状にパターニングする工程と、前記第２のフォトレジストをマスクにして、前記炭素膜をエッチングして第２の配線溝を形成する工程と、炭素原子及び酸素原子からなるガスを用いて、前記第２のフォトレジストをアッシングして除去する工程と、前記第２の配線溝内に金属配線層を堆積させて、その内部に配線を埋め込む工程と、前記配線及び前記炭素膜を被覆するように、前記層間絶縁膜上にポーラスシリコン酸化膜を形成する工程と、前記炭素膜を加熱して前記第１の配線溝から除去し、前記配線の周囲を空洞にする工程とを備え、前記炭素原子及び酸素原子からなるガスは、炭素原子の比率が酸素原子の比率の１／３より大きいことを特徴とする記載の半導体装置の製造方法。
  5. 前記絶縁膜及び前記第１又は第２のフォトレジストの間には反射防止膜を介在させることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記炭素原子及び酸素原子からなるガスのうち、酸素原子及び炭素原子を含むガスは、酸素及び二酸化炭素からなるガス、酸素及び一酸化炭素からなるガス、一酸化炭素ガス及び二酸化炭素ガスの中から選択されたガスを使用することを特徴とする請求項４又は請求項５に記載の半導体装置の製造方法。
  7. 前記第１及び第２のフォトレジストをアッシングして除去する工程において、基板温度を１５０℃以下にすることを特徴とする請求項４乃至請求項６のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223269A (ja) 2000-02-10 2001-08-17 Nec Corp 半導体装置およびその製造方法
KR100462765B1 (ko) * 2002-07-02 2004-12-20 동부전자 주식회사 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법
TWI235455B (en) 2003-05-21 2005-07-01 Semiconductor Leading Edge Tec Method for manufacturing semiconductor device
US20050101135A1 (en) * 2003-11-12 2005-05-12 Lam Research Corporation Minimizing the loss of barrier materials during photoresist stripping
JP2005183778A (ja) * 2003-12-22 2005-07-07 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
JP3816080B2 (ja) * 2004-02-20 2006-08-30 松下電器産業株式会社 プラズマ処理方法およびプラズマ処理装置
US6960535B1 (en) * 2004-05-14 2005-11-01 Sharp Kabushiki Kaisha Dual damascene etching process
JP5057647B2 (ja) * 2004-07-02 2012-10-24 東京エレクトロン株式会社 半導体装置の製造方法および半導体装置の製造装置
US7396769B2 (en) * 2004-08-02 2008-07-08 Lam Research Corporation Method for stripping photoresist from etched wafer
US7598176B2 (en) * 2004-09-23 2009-10-06 Taiwan Semiconductor Manufacturing Co. Ltd. Method for photoresist stripping and treatment of low-k dielectric material
JP2006351862A (ja) * 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
US7964511B2 (en) 2005-09-09 2011-06-21 Tokyo Electron Limited Plasma ashing method
JP4854317B2 (ja) * 2006-01-31 2012-01-18 東京エレクトロン株式会社 基板処理方法
US7842190B2 (en) * 2006-03-28 2010-11-30 Tokyo Electron Limited Plasma etching method
JP2009049383A (ja) 2007-07-26 2009-03-05 Panasonic Corp 半導体装置の製造方法および半導体製造装置
KR101615914B1 (ko) * 2008-02-01 2016-04-27 램 리써치 코포레이션 포토레지스트 스트립핑 동안 로우-ｋ 재료에 대한 손상 감소
US8247029B2 (en) 2008-06-17 2012-08-21 Tdk Corporation Method for forming micropattern
WO2014164493A1 (en) * 2013-03-12 2014-10-09 Applied Materials, Inc. Methods for removing photoresist from substrates with atomic hydrogen
CN105223787B (zh) * 2014-07-01 2020-03-10 中芯国际集成电路制造(上海)有限公司 光刻胶图形的灰化方法
JP7071884B2 (ja) * 2018-06-15 2022-05-19 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US11198580B2 (en) * 2019-09-06 2021-12-14 Xerox Corporation Stacking module with air streams

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3412173B2 (ja) 1991-10-21 2003-06-03 セイコーエプソン株式会社 半導体装置の製造方法
JP3278935B2 (ja) 1992-10-31 2002-04-30 ソニー株式会社 レジスト除去方法
JPH0774147A (ja) 1993-07-05 1995-03-17 Sony Corp ドライエッチング方法およびドライエッチング装置
KR100217241B1 (ko) * 1994-06-30 1999-09-01 오상수 모타축 가공장치
JPH08115900A (ja) * 1994-10-18 1996-05-07 Sony Corp シリコン系材料層のパターニング方法
JP3399154B2 (ja) 1995-05-22 2003-04-21 ソニー株式会社 積層絶縁膜のプラズマエッチング方法
JP3028927B2 (ja) * 1996-02-16 2000-04-04 日本電気株式会社 高融点金属膜のドライエッチング方法
US6082374A (en) 1996-09-24 2000-07-04 Huffman; Maria Fluorine assisted stripping and residue removal in sapphire downstream plasma asher
KR100209698B1 (ko) 1996-10-11 1999-07-15 구본준 유기 반사방지막 식각방법
JP3400918B2 (ja) * 1996-11-14 2003-04-28 東京エレクトロン株式会社 半導体装置の製造方法
KR19980036950A (ko) 1996-11-20 1998-08-05 문정환 반도체소자 제조방법
JPH10172960A (ja) 1996-12-12 1998-06-26 Sony Corp アッシング方法
KR100397860B1 (ko) * 1997-09-22 2003-12-18 카가쿠기쥬쯔죠 킨조쿠자이료 기쥬쯔켄큐죠 반응성이온에칭법및그장치
JP2000051573A (ja) 1998-08-26 2000-02-22 Hitachi Ltd 洗濯機
US6284149B1 (en) * 1998-09-18 2001-09-04 Applied Materials, Inc. High-density plasma etching of carbon-based low-k materials in a integrated circuit
US6312874B1 (en) * 1998-11-06 2001-11-06 Advanced Micro Devices, Inc. Method for forming a dual damascene trench and underlying borderless via in low dielectric constant materials
US6168726B1 (en) * 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6417090B1 (en) * 1999-01-04 2002-07-09 Advanced Micro Devices, Inc. Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer

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