KR100462765B1 - 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 - Google Patents
금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 Download PDFInfo
- Publication number
- KR100462765B1 KR100462765B1 KR10-2002-0037926A KR20020037926A KR100462765B1 KR 100462765 B1 KR100462765 B1 KR 100462765B1 KR 20020037926 A KR20020037926 A KR 20020037926A KR 100462765 B1 KR100462765 B1 KR 100462765B1
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist
- layer
- arc
- metal line
- mask
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 61
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 33
- 239000002184 metal Substances 0.000 title claims abstract description 33
- 230000009977 dual effect Effects 0.000 title claims abstract description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 55
- 230000008569 process Effects 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000011247 coating layer Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 45
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000206 photolithography Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000576 coating method Methods 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000009467 reduction Effects 0.000 abstract description 4
- 230000008901 benefit Effects 0.000 abstract description 2
- 239000006117 anti-reflective coating Substances 0.000 description 35
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자 제조를 위한 듀얼 다마신 공정에 관한 것이다. 즉, 본 발명은 듀얼 다마신 공정에서 ARC코팅막과 포토레지스트간의 식각 선택비를 통해 포토레지스트 제거 후에도 ARC 코팅막이 일정 두께 만큼 잔존하도록 하여, 1차 비아홀 포토레지스트 제거공정, ARC 코팅 공정, 금속 라인 ARC 식각 공정을 생략 하도록 함으로써 공정 스텝 감소로 인한 생산량 증가 및 제조원가 절감을 실현할 수 있는 이점이 있다.
Description
본 발명은 반도체 소자 제조를 위한 듀얼 다마신(Dual damascene) 공정에 관한 것으로, 특히 듀얼 다마신 공정에서 ARC(Anti-Reflective Coating)코팅막과 포토레지스트(Photo-resist)간의 식각 선택비를 통해 포토레지스트 제거 후에도 ARC 코팅막이 일정 두께 만큼 잔존하도록 하여 금속 라인 마스크 공정 스텝을 간소화시키는 듀얼 다마신 배선 방법에 관한 것이다.
반도체 디바이스의 사이즈가 감소함에 따라 반도체의 금속배선간 결합을 위한 콘텍 크기는 고집적, 고용량을 위해 계속 줄어드는 추세에 있으며, 이러한 사이즈의 감소로 인한 콘텍홀의 고종횡비(high aspect ratio)에 따라 기존의 알루미늄, 텅스텐을 이용한 금속배선 형성의 경우, 알루미늄 및 텅스텐의 낮은 매립특성 및 높은 저항에 의한 시간 지연의 문제가 발생하게 되는 문제점이 있다.
이에 따라 현재는 탄탈륨(Ta) 및 질화 탄탈륨(TaN)을 확산방지막으로 하여 구리 시드(Seed)를 증착시킨 후, 구리 전착(Electrochemical Plate)법을 통해서 제조되는 구리배선을 금속배선으로 사용하는 듀얼 다마신 공법이 고집적 반도체 소자를 위한 금속배선 방법으로 사용되고 있다.
도 1a 내지 도 1d는 종래 통상적인 듀얼 다마신 공정 수순도를 도시한 것으로, 이하 상기 도 1a 내지 도 1d를 참조하면, 먼저 도 1a에서와 같이 다층 배선을 위한 비아홀(via-hole)이 형성될 영역의 산화막(Oxide)(100) 상부에 ARC층(102)과 포토레지스트층(104)을 차례로 증착시킨 후, 산화막(100) 상부에 비아홀이 형성될 영역에 증착된 포토레지스트를 포토리소그래피(Photo lithography) 공정 및 식각 공정을 통하여 패터닝시킨다.
이어 도 1b에서와 같이 상기 패터닝된 포토레지스트(104)를 마스크로 하여 상기 비아홀 형성 영역에 드러난 ARC층(102)과 산화막(100)을 식각시켜 비아홀(106)을 형성하고, 아세톤 등과 같은 포토레지스트 제거액을 이용하여 포토레지스트 마스크를 제거시킨 후, 클리닝(Cleaning) 공정을 통해 반도체 기판 표면을 세정시킨다.
그리고 도 1c에서와 같이 상기 세정된 반도체 기판 표면에 금속 라인 마스크(Metal line mask) 형성을 위해 ARC층(108)과 포토레지스트층(110)을 차례로 증착시키고, 금속 라인이 형성될 영역에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨 후, 상기 패터닝된 포토레지스트 마스크를 금속 라인 마스크로 하여 상기 금속 라인 형성 영역에 드러난 ARC층(108)과산화막(100)을 식각시켜 금속 라인 영역을 형성하고, 포토레지스트 마스크를 제거시킨 후, 클리닝 공정을 통해 반도체 기판 표면을 세정시킨다. 이어 도 1d에서와 같이 상기 다층 배선을 위한 비아홀 및 금속 라인 영역에 구리(114)를 증착시킨 후, CMP(Chemical Mechanical Polishing) 공정을 통해 반도체 기판 표면을 평탄화시킨다.
그러나 상기한 종래 듀얼 다마신 공정에서는 비아홀과 금속 라인 형성을 위한 포토공정시 ARC를 반도체 기판에 증착시키고, 식각시키는 공정을 반복해서 수행하여야 하기 때문에 공정 스텝이 복잡하였던 문제점이 있었다.
따라서, 본 발명의 목적은 듀얼 다마신 공정에서 ARC(Anti-Reflective Coating)코팅막과 포토레지스트(Photo-resist)간의 식각 선택비를 통해 포토레지스트 제거 후에도 ARC 코팅막이 일정 두께 만큼 잔존하도록 하여 금속 라인 마스크 공정 스텝을 간소화시키는 듀얼 다마신 배선 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선 형성방법에 있어서, (a)반도체 기판 상 다층 배선을 비아홀 형성 영역에 ARC 층 및 포토레지스트 층을 차례로 증착시키는 단계와; (b)상기 포토레지스트를 포토리소그래피 공정 및 식각 공정으로 패터닝시켜 비아홀 형성을 위한 포토레지스트 마스크를 형성시키는 단계와; (c)상기 포토레지스트 마스크를 비아홀 형성을 위한 마스크로 하여 하부에 드러난 ARC 코팅막과 다층 배선의 산화막을 미리 설정된 일정 깊이 만큼 식각시켜 비아홀을 형성시키는 단계와; (d)상기 비아홀상부에 포토레지스트 층을 증착시킨 후, 금속 라인 형성을 위한 포토레지스트 마스크를 형성시키는 단계와; (e)상기 금속 라인 마스크를 통해 하부의 산화막을 식각하여 금속 라인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1d는 종래 듀얼 다마신 공정 수순도,
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 듀얼 다마신 공정 수순도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따라 비아홀과 금속 라인 형성을 위한 포토공정시 ARC 코팅 과정을 간략화시켜 공정 스텝을 줄인 듀얼 다마신 공정 수순도를 도시한 것이다. 이하 상기 도 2a 내지 도 2d를 참조하여 본 발명의 듀얼 다마신 공정을 상세히 설명하기로 한다.
먼저 도 2a에서와 같이 다층 배선을 위한 비아홀이 형성될 영역의 산화막(200) 상부에 ARC층(202)과 포토레지스트층(204)을 차례로 증착시킨 후, 산화막(200) 상부에 비아홀이 형성될 영역에 증착된 포토레지스트(204)를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨다. 이때 본 발명에서는 상기 도 2a에서 보여지는 바와 같이 ARC 층(202)의 두께를 포토레지스트 층의 두께보다 더 두껍게 형성함으로써, 비아홀 형성을 위한 첫 번째 포토레지스트 패터닝 후에도 ARC 층(202)이 일정 두께만큼 잔존하도록 함으로써, 포토레지스트 층(204) 제거 및 금속 라인 디파인(Define)시 ARC 층을 다시 도포하는 과정을 생략할 수 있도록 하였다.
여기서 상기 ARC 층(202) 및 포토레지스트(204)의 두께는 포토레지스트 식각선택비를 고려하여 후속 포토레지스트 제거 공정 후에도 원하는 만큼의 ARC층(202)이 잔존할 수 있도록 결정하게 되는데, 상기 도 2a에서와 같이 ARC층(202)의 두께를 4000Å, 포토레지스트층(204)의 두께를 2000Å으로 도포하는 경우 1차 포토레지스트 제거 공정 후, 도 2b에서와 같이 약 600Å정도 두께의 ARC층(202)이 잔존하게 되어 금속 라인 디파인시 ARC 코팅과정의 반복을 생략할 수 있게된다.
이어 도 2b에서와 같이 상기 패터닝된 포토레지스트를 마스크로 하여 상기 비아홀 형성 영역에 드러난 ARC층(202)과 산화막(200)을 식각시켜 비아홀(206)을 형성한 후, 아세톤 등과 같은 포토레지스트 제거액을 이용하여 포토레지스트 마스크를 제거시키게 되는데, 이때 종래와는 달리 ARC층이 잔존하게 되어 금속 라인 디파인시 ARC 코팅 과정의 생략이 가능하게 되는 것이다.
그리고 도 2c에서와 같이 반도체 기판 표면에 금속 라인 마스크 형성을 위해 다시 포토레지스트층(208)을 증착시키고, 금속 라인이 형성될 영역에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨 후, 상기 패터닝된 포토레지스트를 마스크를 금속 라인 마스크로 하여 상기 금속 라인 형성 영역에 드러난 ARC층(202)과 산화막(200)을 식각시켜 금속 라인 영역을 형성하고, 포토레지스트 마스크를 제거시킨 후, 클리닝 공정을 통해 반도체 기판 표면을 세정시킨다. 이어 도 2d에서와 같이 상기 다층 배선을 위한 비아홀 및 금속 라인 영역에 구리(210)를 증착시킨 후, CMP 공정을 통해 반도체 기판 표면을 평탄화시킨다.
따라서 본 발명에서는 듀얼 다마신 공정에서 ARC층과 포토레지스트간의 식각 선택비를 통해 포토레지스트 제거 후에도 ARC 코팅층이 일정 두께 만큼 잔존하도록함으로써, 금속 라인 마스크시 ARC 코팅 공정이 생략 가능하도록 하여, 두 스텝의 포토 마스크 및 식각 작업을 하나의 스텝으로 처리됨에 따라 공정 스텝을 간소화시킬 수 있으며, 이로 인해 생산성 효율이 증가된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 듀얼 다마신 공정에서 ARC코팅막과 포토레지스트간의 식각 선택비를 통해 포토레지스트 제거 후에도 ARC 코팅막이 일정 두께 만큼 잔존하도록 하여, 1차 비아홀 포토레지스트 제거공정, ARC 코팅 공정, 금속 라인 ARC 식각 공정을 생략 하도록 함으로써 공정 스텝 감소로 인한 생산량 증가 및 제조원가 절감을 실현할 수 있는 이점이 있다.
Claims (4)
- 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선 형성방법에 있어서,(a)반도체 기판 상 다층 배선을 위한 산화막에 ARC층 및 포토레지스트 층을 차례로 증착시키는 단계와;(b)상기 포토레지스트를 포토리소그래피 공정 및 식각 공정으로 패터닝시켜 비아홀 형성을 위한 제1포토레지스트 마스크를 형성시키는 단계와;(c)상기 제1포토레지스트 마스크를 비아홀 형성을 위한 마스크로 하여 하부에 드러난 ARC 코팅막과 산화막을 식각시켜 비아홀을 형성시키는 단계와;(d)상기 제1포토레지스트 마스크를 제거한 후 비아홀을 포함한 상기 ARC막 상부에 포토레지스트 층을 증착시키고 금속라인 형성을 위한 제2 포토레지스트 마스크를 형성시키는 단계와;(e)상기 제2 포토레지스트 마스크를 통해 하부의 산화막을 식각하여 금속라인 영역을 형성하는 단계를 포함하는 듀얼 다마신 배선 형성방법.
- 제1항에 있어서,상기 (a)단계에서, 상기 ARC층은, 포토레지스트 층 제거 공정 후에도 반도체 기판 상 잔존할 수 있도록 상기 포토레지스트 층의 두께보다 두껍게 증착시키는 것을 특징으로 하는 듀얼 다마신 배선 형성방법.
- 제2항에 있어서,상기 ARC 층은, 상기 포토레지스트 층과의 식각 선택비에 따라 상기 포토레지스트층 제거 공정후 잔존되도록 하는 것을 특징으로 하는 듀얼 다마신 배선 형성방법.
- 제3항에 있어서,상기 포토레지스트 층은 2000Å 두께로 형성되며, 상기 ARC층은 4000Å 이상의 두께로 형성되는 것을 특징으로 하는 듀얼 다마신 배선 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0037926A KR100462765B1 (ko) | 2002-07-02 | 2002-07-02 | 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0037926A KR100462765B1 (ko) | 2002-07-02 | 2002-07-02 | 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040003270A KR20040003270A (ko) | 2004-01-13 |
KR100462765B1 true KR100462765B1 (ko) | 2004-12-20 |
Family
ID=37314292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0037926A KR100462765B1 (ko) | 2002-07-02 | 2002-07-02 | 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100462765B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100457044B1 (ko) * | 2002-09-25 | 2004-11-10 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000024940A (ko) * | 1998-10-02 | 2000-05-06 | 윤종용 | 반도체 장치의 패턴 형성 방법 |
JP2001189302A (ja) * | 1999-12-28 | 2001-07-10 | Toshiba Corp | ドライエッチング方法及び半導体装置の製造方法 |
KR20020048630A (ko) * | 2000-12-18 | 2002-06-24 | 박종섭 | 반사방지막을 이용한 반도체소자의 식각 방법 |
-
2002
- 2002-07-02 KR KR10-2002-0037926A patent/KR100462765B1/ko not_active IP Right Cessation
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20000024940A (ko) * | 1998-10-02 | 2000-05-06 | 윤종용 | 반도체 장치의 패턴 형성 방법 |
JP2001189302A (ja) * | 1999-12-28 | 2001-07-10 | Toshiba Corp | ドライエッチング方法及び半導体装置の製造方法 |
KR20020048630A (ko) * | 2000-12-18 | 2002-06-24 | 박종섭 | 반사방지막을 이용한 반도체소자의 식각 방법 |
Also Published As
Publication number | Publication date |
---|---|
KR20040003270A (ko) | 2004-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6184128B1 (en) | Method using a thin resist mask for dual damascene stop layer etch | |
JP5334616B2 (ja) | 相互接続を作製するための方法 | |
WO2007027973A2 (en) | Microfeature workpieces and methods for forming interconnects in microfeature workpieces | |
JP2009135518A (ja) | 相互接続の製造方法 | |
US6350674B1 (en) | Manufacturing method for semiconductor device having a multilayer interconnect | |
EP1077485A2 (en) | Method to deposit a platinum seed layer for use in selective copper plating | |
KR100382089B1 (ko) | 금속 배선에 도달하는 비아홀 및 층간막 내의 오목그루브를 동시에 형성하는 것을 포함하는 반도체집적회로의 제조 방법 및 그 제조 방법에 의해 제조된반도체 집적회로 | |
KR100386621B1 (ko) | 듀얼 다마신 배선 형성방법 | |
KR100462765B1 (ko) | 금속 라인 마스크 공정을 간략화한 듀얼 다마신 배선형성방법 | |
KR100462764B1 (ko) | 이종 감광막을 이용한 듀얼 다마신 방법 | |
US7132364B2 (en) | Method for forming metal interconnect of semiconductor device | |
KR100458594B1 (ko) | 반도체 소자 제조 방법 | |
KR100640966B1 (ko) | 반도체 소자의 세정방법 | |
KR100470197B1 (ko) | 금속배선 저항을 줄이는 다마신 방법 | |
KR100322887B1 (ko) | 반도체장치의 다층 금속배선 형성방법 | |
US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
KR100364808B1 (ko) | 듀얼 다마신 공정을 이용한 반도체 소자의 제조 방법 | |
KR100393968B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
KR20010061788A (ko) | 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 | |
GB2368722A (en) | Integrated circuit with damascene structure and capacitor | |
KR100701384B1 (ko) | 듀얼 다마신 공정에서 금속 라인 증착을 위한 트렌치 형성방법 | |
KR0135142B1 (ko) | 반도체소자의 금속배선 형성방법 | |
KR20030080317A (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
KR20040022621A (ko) | 반도체 소자의 다마신 패턴 형성 방법 | |
JP2001326278A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |