CN104064512A - 改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法 - Google Patents

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Abstract

本发明公开了一种改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，包括：步骤1、涂胶和图形曝光，具体的为涂布光刻胶，定义RFLDMOS金属钨通道的尺寸大小，进行图形曝光；步骤2、轻聚合物介质膜刻蚀，具体为用所述光刻胶做阻挡层，通过步骤1中定义的所述金属钨通道的尺寸，把介质膜打开，形成开口；步骤3、重聚合物介质膜刻蚀，具体为在所述介质膜的开口的侧壁淀积一层重聚合物；步骤4、深沟槽刻蚀，具体的为利用高能量等离子体，进行硅衬底的刻蚀，形成深沟槽；步骤5、重聚合物和光刻胶去除与清洗；步骤6、金属钨填充。本发明能提高器件的可靠性。

Description

改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法
技术领域
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法。
背景技术
针对RFLDMOS(射频横向扩散型金属氧化场效应管)输出功率非常高，特别适合覆盖长距离的无线通讯的特点，现已广泛应用与手提式高功率无线基站中。其中金属钨填充被用作连接源和重掺的硅衬底的低电(热)阻通道，这样可将源端直接贴在导电和导热的塑封法兰盘上，降低电阻和内部热阻。实现低成本封装，同时减少源接地的电感，增加共源放大器的RF增益，提高器件性能和减少版图面积。如图1所示，这个通道主要是由两部分组成，上部通道是介质膜2也是接触孔层间膜，下部通道是深沟槽3，下部通道与上部通道线宽大小的匹配程度，对后续金属钨4的填充工艺影响很大，在深沟槽硅刻蚀的过程中无法避免的会使深沟槽线宽会比深沟槽介质层掩膜底部线宽大，形成一个上部线宽小下部线宽大的通道，而这种通道会导致后续金属钨填充淀积不均匀，以至于在钨通道中形成空洞5，影响器件的可靠性，如图2所示。
发明内容
本发明所要解决的技术问题是提供一种改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，能提高器件的可靠性。
为解决上述技术问题，本发明提供的一种改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，包括：
步骤1、涂胶和图形曝光，具体的为在硅衬底上形成介质膜，在所述介质膜上涂布光刻胶，定义RFLDMOS金属钨通道的尺寸大小，进行图形曝光；
步骤2、轻聚合物介质膜刻蚀，具体为用所述光刻胶做阻挡层，通过步骤1中定义的所述金属钨通道的尺寸，把介质膜打开，形成开口；
步骤3、重聚合物介质膜刻蚀，具体为在所述介质膜的开口的侧壁淀积一层重聚合物；
步骤4、深沟槽刻蚀，具体的为利用高能量等离子体，在所述介质膜的开口的下方进行硅衬底的刻蚀，形成深沟槽；
步骤5、重聚合物和光刻胶去除与清洗；
步骤6、金属钨填充；
其中，所述轻聚合物介质膜刻蚀为参加刻蚀反应的气体氟和炭的比例大于3.0，所述重聚合物介质膜刻蚀为参加刻蚀反应的气体氟和炭的比例小于等于3.0，所述重聚合物为聚合物中所含的氟和炭的比例小于等于3。
优选的，步骤1中所述的金属钨通道的尺寸大小为0.5微米-2微米，所述光刻胶的厚度大于1微米。
优选的，步骤2中所述介质膜为是氧化膜，氮化膜或者氧化膜和氮化膜的组合物。
优选的，步骤2中所述介质膜的厚度为1.5微米-3微米。
优选的，步骤2中所述把介质膜打开为以刻穿所述介质膜为主，主要以气体C4F8和氧气为主，压力为5-40毫托，上部电极功率为1800-2500W，下部电极功率为1000-1500W，时间为3-6分钟。
优选的，步骤3中所述形成淀积一层重聚合物，具体的为通过低压模式40-80毫托下，利用较高C/F的气体，配合等离子体的解离和轰击作用，在刻蚀过程中，纵向是重聚合物刻蚀速率远大于形成速率，保证底部重聚合物完全打开，同时横向重聚合物形成的速率远大于刻蚀速率，刻蚀完后在侧壁会形成一层重聚合物，厚度在0.05-0.25微米。
优选的，步骤3中所述形成重聚合物的生成气体以C5F8或C4F6或C2H2F4为主，氧气为辅，上部电极功率为1400-1900W，下部电极功率为120-220W，时间100-250秒。
优选的，步骤4中所述进行硅衬底的刻蚀，刻蚀气体主要SF6和O2为主；上部电极功率为500-1200W，下部电极功率为-60V到-500V，压力为20-100毫托，时间300-800秒，深度为5-15微米。
优选的，步骤5中所述重聚合物去除与清洗，先采用H2O∶HF为100∶1或200∶1的浓度极低的氢氟酸进行浸泡，时间在1-3分钟，再使用氧气进行干法刻蚀，去除所述重聚合物，最后进行浓硫酸和氨水的清洗。
本发明改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，改善了钨通道上部介质膜的开口和下部硅衬底通道尺寸的一致性，大大提高了后续金属钨工艺的填充能力，改善了深沟槽钨填充的均匀性，避免空洞和缝隙的出现，提高了器件的可靠性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是公知的深沟槽刻蚀形貌示意图；
图2是公知的金属填充形貌示意图；
图3a-3f是本发明改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法个步骤结构示意图。
主要附图标记说明：
硅衬底1 介质膜2
深沟槽3 金属钨4
空洞5
硅衬底11 介质膜12
光刻胶13 重聚合物14
深沟槽15 金属钨16
具体实施方式
为使贵审查员对本发明的目的、特征及功效能够有更进一步的了解与认识，以下配合附图详述如后。
本发明公开了一种改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，以达到深沟槽的线宽跟介质膜的开口的线宽基本一致的目的，如图3a-3f所示，包括如下步骤：
步骤1、涂胶和图形曝光，具体的为在硅衬底11上形成介质膜12，在介质膜12上涂布光刻胶13，定义介质膜12刻蚀即RFLDMOS金属钨通道的尺寸大小，进行图形曝光，其中RFLDMOS金属钨通道的尺寸大小为0.5微米-2微米；光刻胶13的厚度(一般要大于1微米)要尽量的厚以足够抵挡后续的干法刻蚀且足以满足通道的深度(5-15微米)，如图3a。
步骤2、轻聚合物介质膜刻蚀，具体为用光刻胶13做阻挡层，通过步骤1中定义的金属钨通道的尺寸，把介质膜12打开，形成开口，介质膜12可以是氧化膜，氮化膜或者氧化膜和氮化膜的组合物，介质膜12即接触孔层间膜的厚度为1.5微米-3微米；本步骤中，把介质膜12打开是以刻穿介质膜12为主，形成轻聚合物，主要以气体C4F8和氧气为主，压力为5-40毫托，上部电极功率为1800-2500W，下部电极功率为1000-1500W，时间为3-6分钟，为保证刻蚀量，保证轻聚合物在形成中同时还会被刻蚀掉，刻蚀结束后介质膜12的开口侧壁和底部轻聚合物厚度接近零，其中所述轻聚合物介质膜刻蚀为参加刻蚀反应的气体氟和炭的比例大于3.0，所述轻聚合物为聚合物中的氟和炭的比例大于3。如图3b。
步骤3、重聚合物介质膜刻蚀，即在介质膜12的开口的侧壁淀积一层重聚合物14，具体的为通过低压模式40-80毫托下，利用较高C/F的气体，配合等离子体的解离和轰击作用，在刻蚀过程中，纵向是重聚合物刻蚀速率远大于形成速率，保证底部重聚合物完全打开，同时横向重聚合物形成的速率远大于刻蚀速率，刻蚀完后在侧壁会形成一层重聚合物，厚度在0.05-0.25微米，使步骤2所形成的金属钨通道的尺寸缩小0.1-0.5微米。该步骤中，重聚合物生成气体以C5F8或C4F6或C2H2F4为主，氧气为辅。在等离子体的解离作用下，形成较高含炭的游离基，使大部分游离基的炭形成含碳聚合物吸附在侧壁，少部分的游离基炭与氧原子结合，形成一氧化碳或者二氧化碳排出反应腔，该步中的上部电极功率为1400-1900W，下部电极功率为120-220W，时间一般是100-250秒，其中所述重聚合物介质膜刻蚀为参加刻蚀反应的气体氟和炭的比例小于等于3.0，所述重聚合物为聚合物中的氟和炭的比例小于等于3。如图3c。
步骤4、深沟槽刻蚀，具体的为利用高能量等离子体，在介质膜12的开口的下方进行硅衬底1的刻蚀，形成深沟槽15；因为介质膜12的开口侧壁的重聚合物14的厚度较厚，所以刻蚀的时候这步对侧壁影响甚微，深沟槽15的线宽尺寸会随着深沟槽15干法刻蚀慢慢变大，直至达到深沟槽15与介质膜12的开口线宽一致的效果。其中刻蚀气体主要以SF6和O2为主。上部电极功率为500-1200W，下部电极功率为-60V到-500V，压力为20-100毫托，时间一般是300-800秒，深度为5-15微米。如图3d。
步骤5、重聚合物和光刻胶去除与清洗，具体为先采用H2O∶HF为100∶1或200∶1的浓度极低的氢氟酸进行浸泡，时间在1-3分钟，再使用氧气进行干法刻蚀，去除重聚合物14及和光刻胶13，最后进行浓硫酸和氨水的清洗。如图3e。
步骤6、金属钨填充。如图3f。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (9)

1.一种改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，包括：
步骤1、涂胶和图形曝光，具体的为在硅衬底上形成介质膜，在所述介质膜上涂布光刻胶，定义RFLDMOS金属钨通道的尺寸大小，进行图形曝光；
步骤2、轻聚合物介质膜刻蚀，具体为用所述光刻胶做阻挡层，通过步骤1中定义的所述金属钨通道的尺寸，把介质膜打开，形成开口；
步骤3、重聚合物介质膜刻蚀，具体为在所述介质膜的开口的侧壁淀积一层重聚合物；
步骤4、深沟槽刻蚀，具体的为利用高能量等离子体，在所述介质膜的开口的下方进行硅衬底的刻蚀，形成深沟槽；
步骤5、重聚合物和光刻胶去除与清洗；
步骤6、金属钨填充；
其中，所述轻聚合物介质膜刻蚀为参加刻蚀反应的气体氟和炭的比例大于3.0，所述重聚合物介质膜刻蚀为参加刻蚀反应的气体氟和炭的比例小于等于3.0，所述重聚合物为聚合物中所含的氟和炭的比例小于等于3。
2.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤1中所述的金属钨通道的尺寸大小为0.5微米-2微米，所述光刻胶的厚度大于1微米。
3.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤2中所述介质膜为是氧化膜，氮化膜或者氧化膜和氮化膜的组合物。
4.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤2中所述介质膜的厚度为1.5微米-3微米。
5.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤2中所述把介质膜打开为以刻穿所述介质膜为主，主要以气体C4F8和氧气为主，压力为5-40毫托，上部电极功率为1800-2500W，下部电极功率为1000-1500W，时间为3-6分钟。
6.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤3中所述淀积一层重聚合物，具体的为通过低压模式40-80毫托下，利用较高C/F的气体，配合等离子体的解离和轰击作用，在刻蚀过程中，纵向是重聚合物刻蚀速率远大于形成速率，保证底部重聚合物完全打开，同时横向重聚合物形成的速率远大于刻蚀速率，刻蚀完后在侧壁会形成一层重聚合物，厚度在0.05-0.25微米。
7.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤3中所述形成重聚合物的生成气体以C5F8或C4F6或C2H2F4为主，氧气为辅，上部电极功率为1400-1900W，下部电极功率为120-220W，时间100-250秒。
8.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤4中所述进行硅衬底的刻蚀，刻蚀气体主要SF6和O2为主；上部电极功率为500-1200W，下部电极功率为-60V到-500V，压力为20-100毫托，时间300-800秒，深度为5-15微米。
9.如权利要求1所述的改善沟槽与介质层掩膜线宽偏差的干法刻蚀工艺方法，其特征在于，步骤5中所述重聚合物和光刻胶去除与清洗，先采用H2O∶HF为100∶1或200∶1的浓度极低的氢氟酸进行浸泡，时间在1-3分钟，再使用氧气进行干法刻蚀，去除所述重聚合物和光刻胶，最后进行浓硫酸和氨水的清洗。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024703A (zh) * 2016-05-18 2016-10-12 上海华虹宏力半导体制造有限公司 一种改善rfldmos深沟槽金属填充形貌的方法
CN107689319A (zh) * 2016-08-04 2018-02-13 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN111584357A (zh) * 2020-04-17 2020-08-25 深圳方正微电子有限公司 一种深沟槽刻蚀方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945724A (en) * 1998-04-09 1999-08-31 Micron Technology, Inc. Trench isolation region for semiconductor device
CN100576498C (zh) * 2007-05-21 2009-12-30 中芯国际集成电路制造(上海)有限公司 通孔的形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106024703A (zh) * 2016-05-18 2016-10-12 上海华虹宏力半导体制造有限公司 一种改善rfldmos深沟槽金属填充形貌的方法
CN107689319A (zh) * 2016-08-04 2018-02-13 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN107689319B (zh) * 2016-08-04 2020-06-05 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN111584357A (zh) * 2020-04-17 2020-08-25 深圳方正微电子有限公司 一种深沟槽刻蚀方法
CN111584357B (zh) * 2020-04-17 2024-03-15 深圳方正微电子有限公司 一种深沟槽刻蚀方法

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