KR100900301B1 - 매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그제조 방법 - Google Patents

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Abstract

매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그 제조 방법을 제공한다. 이 방법은 반도체기판 상에 서로 평행한 하부 패턴들을 형성하고, 하부 패턴들 사이의 반도체기판 내에 불순물 영역들을 형성한 후, 하부 패턴들 중의 적어도 하나 및 그 하부의 반도체기판을 연속적으로 식각하여 소자분리 영역을 정의하는 트렌치를 형성하는 단계를 포함할 수 있다. 이후, 트렌치를 채우는 소자분리막 패턴을 형성하고, 하부 패턴들을 덮는 상부막을 형성한 후, 상부막 및 하부 패턴들을 패터닝하여 상기 불순물 영역들을 가로지르는 게이트 패턴들을 형성할 수 있다.

Description

매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그 제조 방법{Memory Semiconductor Devices With Buried Bit Line And Methods Of Fabricating The Same}
도 1 및 도 2는 종래 기술에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 15 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라, 패턴들의 폭 및 이들 사이의 간격이 감소되고 있다. 이러한 패턴들의 폭 감소 또는 간격 감소는 반도체 장치의 제조 비용의 증가를 초래한다. 즉, 감소된 선폭의 패턴을 구현하기 위해서는, 상응하는 짧은 파장의 빛을 사용하는 노광 장비가 요구되지만, 이러한 특성을 제공할 수 있는 노광 장비는 상기 반도체 장치의 제조 비용을 크게 증가시킬 정도로 고가이다.
또한, 상기 패턴들의 폭 및 간격의 감소는 반도체 장치를 제조하는 공정에서의 다양한 기술적 어려움들을 야기시킨다. 예를 들면, 게이트 패턴들 사이의 간격 감소는 트랜지스터의 드레인 및 소오스 전극들에 연결되는 드레인 및 소오스 플러그들의 형성 공정을 어렵게 만든다. 잘 알려진 것처럼, 많은 메모리 반도체 장치들의 경우, 비트 라인은 소오스 라인과 직교하도록 구성되기 때문에, 비트 라인은 소오스 라인과 동일한 층에 형성될 수 없으며, 비트 라인 및 소오스 라인 중의 적어도 하나는 플러그들을 통해 드레인 또는 소오스 전극들에 연결된다. 이 경우, 플러그와 게이트 전극 사이의 쇼트를 예방하기 위해, 상기 게이트 패턴들 사이의 간격은 충분히 넓게 형성돼야 한다. 하지만, 이러한 넓은 간격의 필요성은 반도체 장치의 집적도 증가를 저해하는 요인으로 작용한다.
더 구체적으로, 통상적인 노어형 플래시 메모리 장치의 경우, 소오스 전극들은 매몰된 소오스 라인(buried source line)을 통해 연결되기 때문에, 소오스 플러그들의 개수는 감소될 수 있다. 하지만, 각 셀들의 드레인 전극들은 드레인 플러그들을 통해 비트 라인에 연결되기 때문에, 노어형 플래시 메모리 장치는 낸드형 플래시 메모리 장치보다 낮은 집적도를 갖는다.
상기 드레인 플러그의 수를 줄일 수 있는 방법으로 매몰 비트 라인을 갖는 비휘발성 메모리 장치가 제안되었다. (예를 들면, Tom D. Yiu et al.에게 허여된 미국특허번호 5,526,307호{"Flash EPROM Integrated Circuit Architecture"})
도 1 및 도 2는 매몰 비트라인을 갖는 비휘발성 메모리 장치를 제조하는 종래의 방법을 설명하기 위한 공정 단면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(10)의 소정 영역에 활성영역들을 정의하는 소자분리막 패턴들(20)을 형성한다. 이어서, 상기 활성영역들 상에 게이트 패턴들(30)을 형성한 후, 이를 이온 마스크로 사용하는 이온 주입 공정(40)을 실시하여 트랜지스터의 소오스 전극(50S) 및 드레인 전극(50D)으로 사용되는 불순물 영역들을 형성한다.
한편, 상기 불순물 영역들은 상기 드레인 전극(50D)을 연결하는 매몰 비트 라인 또는 상기 소오스 전극(50S)을 연결하는 매몰 소오스 라인으로 사용된다. 하지만, 이 방법에 따르면, 상기 게이트 패턴들(30)은 상기 소자분리막 패턴(20) 형성을 위한 포토 마스크와는 다른 포토 마스크를 사용하여 형성되기 때문에, 상기 소자분리막 패턴(20)을 기준으로 비대칭적으로 형성될 수 있다. 또한, 상기 불순물 영역들은 상기 게이트 패턴(30)을 이온 마스크로 사용하여 형성되므로, 상기 드레인 전극들(50D)의 폭들이 서로 다를 수 있다(L1≠L2). 이 경우, 하나의 소자분리막 패턴(20) 양 옆의 두 트랜지스터들이 서로 다른 특성을 갖는 문제가 나타날 수 있 다.
본 발명이 이루고자 하는 일 기술적 과제는 드레인 플러그의 수를 줄일 수 있는 메모리 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 불순물 영역들 폭의 편차를 줄일 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 감소된 개수의 드레인 플러그들을 구비하는 메모리 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 불순물 영역들 폭의 편차를 줄일 수 있는 메모리 반도체 장치를 제공하는 데 있다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 소자분리막 패턴보다 불순물 영역들을 먼저 형성하는 반도체 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에, 서로 평행한 하부 패턴들을 형성하는 단계; 상기 하부 패턴들 사이의 반도체기판 내에 불순물 영역들을 형성하는 단계; 상기 하부 패턴들 중의 적어도 하나 및 그 하부의 반도체기판을 연속적으로 식각하여, 소자분리 영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치를 채우는 소자분리막 패턴을 형성하는 단계; 상기 하부 패턴들을 덮는 상부막을 형성하는 단계; 및 상기 상부막 및 상기 하부 패턴들을 패터닝하여, 상기 불순물 영역들을 가로지르는 게이트 패턴들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 하부 패턴은 차례로 적층된 게이트 절연막 패턴, 하부 도전 패턴 및 캐핑 패턴을 포함할 수 있다. 이 경우, 상기 상부막을 형성하는 단계는 상기 캐핑 패턴을 제거하여 적어도 상기 하부 도전 패턴의 상부면을 노출시키고, 상기 노출된 하부 도전 패턴을 덮는 게이트 층간절연막을 형성한 후, 상기 게이트 층간절연막 상에 상부 도전막을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 트렌치를 형성하기 전에, 상기 하부 패턴의 양측벽에 상기 하부 도전 패턴에 전기적으로 연결된 스페이서들을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 상부막을 형성하는 단계는 상기 캐핑 패턴을 제거하여 상기 하부 도전 패턴의 상부면 및 상기 스페이서들의 내측벽을 노출시키고, 상기 캐핑 패턴이 제거된 결과물을 덮는 게이트 층간절연막을 형성한 후, 상기 게이트 층간절연막 상에 상부 도전막을 형성하는 단계를 포함할 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 하부 패턴은 차례로 적층된 터널 절연막, 전하 저장막, 블록킹 절연막 및 캐핑 패턴을 포함할 수 있다. 이때, 상기 터널 절연막은 실리콘 산화막 및 고유전막들 중의 한가지이고, 상기 전하 저장막은 실리콘 질화막 및 실리콘 도트들을 포함하는 절연막들 중의 한가지이고, 상기 블록킹 절연막은 상기 터널 절연막보다 큰 유전상수를 갖는 절연막들 중의 한가지이고, 상기 캐핑 패턴은 상기 블록킹 절연막에 대해 식각 선택성을 갖는 물질들 중의 한가지일 수 있다. 이에 더하여, 상기 상부막을 형성하는 단계는 상기 캐핑 패턴을 제거하여 적어도 상기 블록킹 절연막의 상부면을 노출시킨 후, 상기 노출된 블록킹 절연막을 덮는 상기 상부 도전막을 형성하는 단계를 포함할 수 있다. 본 발명에 따르면, 상기 터널 절연막은 실리콘 산화막이고, 상기 전하 저장막은 실리콘 질화막이고, 상기 블록킹 절연막은 HfO2, Hf1-xAlxOy, Al2O3, La2O3, HfxSi1-xO2, Hf-Si-oxynitride, ZrO2, ZrxSi1-xO2, Zr-Si-oxynitride 및 이들의 조합 중의 하나이고, 상기 상부 도전막은 탄탈륨 질화막 또는 차례로 적층된 탄탈륨 질화막 및 텅스텐막일 수 있다.
본 발명에 따르면, 상기 불순물 영역들은 상기 하부 패턴들을 이온 마스크로 사용하는 이온 주입 기술을 사용하여 형성될 수 있다. 이 경우, 상기 불순물 영역들은 상기 하부 패턴들 사이의 반도체기판 내에 자기 정렬된다.
본 발명에 따르면, 상기 트렌치는 상기 하부 패턴이 제거된 영역의 아래에 형성된다. 이에 따라, 상기 트렌치 양 옆의 불순물 영역들은 실질적으로 동일한 폭을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 트렌치를 형성하는 단계는 상기 하부 패턴들 사이에 상기 불순물 영역들을 덮는 하부 층간절연막 패턴들을 형성하는 단계; 상기 하부 패턴들 중의 적어도 하나를 선택적으로 제거하여, 상기 반도체기판을 노출시키는 단계; 및 상기 노출된 반도체기판을 식각하여 상기 트렌치를 형성하는 단계를 포함할 수 있다. 이때, 상기 하부 패턴들 중의 적어도 하나를 선택적으로 제거하는 단계는 상기 하부 층간절연막 패턴들 및 상기 하부 패턴들을 덮는 마스크막을 형성하고, 상기 마스크막을 패터닝하여 상기 하부 패턴들 중의 적어도 하 나를 선택적으로 노출시키는 개구부들을 형성한 후, 상기 마스크막을 식각 마스크로 사용하여 상기 노출된 하부 패턴을 선택적으로 제거하는 단계를 포함할 수 있다. 이 경우, 상기 개구부들은, n개의 상기 하부 패턴들 중에서, a+3b(a는 1~3 사이의 정수이고, b는 자연수)번째의 하부 패턴들을 노출시키도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 소자분리막 패턴을 형성하는 단계는 상기 트렌치를 채우는 소자분리막을 형성한 후, 상기 하부 패턴의 상부면이 노출될 때까지 상기 소자분리막을 식각하는 단계를 포함할 수 있다.
본 발명이 일 실시예에 따르면, 상기 하부 패턴들을 형성하기 전에, 상기 하부 패턴들의 적어도 하나 아래의 반도체기판 내에, 상기 하부 패턴들에 평행한 방향으로 형성되는 홈들을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 홈은 상기 트렌치를 형성하는 단계에서 제거되지 않는 하부 도전 패턴들의 아래에 형성될 수 있다.
본 발명에 따르면, 상기 게이트 패턴은 트랜지스터의 게이트 전극으로 사용되고, 상기 불순물 영역들은 상기 트랜지스터의 소오스 전극들, 상기 소오스 전극들을 연결하는 소오스 라인들, 상기 트랜지스터의 드레인 전극들 및 상기 드레인 전극들을 연결하는 비트 라인들로 사용될 수 있다. 또한, 상기 트랜지스터의 소오스 및 드레인 전극들로 사용되는 불순물 영역의 일부분들은, 상기 게이트 패턴과 상기 반도체기판 사이에 배치됨으로써, 상기 게이트 패턴에 의해 덮인다.
본 발명의 일 실시예에 따르면, 상기 트렌치를 형성하기 전에, 상기 하부 패턴들 사이에 상기 불순물 영역들을 덮는 하부 층간절연막 패턴들을 형성하는 단 계를 더 포함하고, 상기 상부막을 형성하기 전에, 상기 하부 층간절연막 패턴의 상부면을 식각하여 상기 하부 패턴의 상부 측벽을 노출시키는 단계를 더 포함할 수 있다. 이때, 상기 하부 층간절연막 패턴의 상부면을 식각하는 단계는 상기 불순물 영역 상에 상기 하부 층간절연막 패턴이 잔존하도록 실시된다.
상기 다른 기술적 과제들을 달성하기 위하여, 본 발명은 매몰 불순물 영역들을 구비하는 메모리 반도체 장치를 제공한다. 이 장치는 메모리 트랜지스터들이 형성될 셀 영역들을 구비하는 반도체기판; 상기 반도체기판 내에 형성되는 복수개의 불순물 영역들; 및 상기 불순물 영역들을 가로지르는 복수개의 게이트 패턴들을 포함한다. 이때, 상기 게이트 패턴들은 메모리 트랜지스터들의 게이트 전극들 및 이를 연결하는 워드 라인으로 사용되고, 상기 불순물 영역들은 상기 메모리 트랜지스터의 소오스 및 드레인 전극들, 상기 소오스 전극들을 연결하는 소오스 라인들 및 상기 드레인 전극들을 연결하는 비트 라인들로 사용된다.
본 발명의 일 실시예에 따르면, 상기 게이트 패턴은 상기 불순물 영역들을 가로지르는 제어 게이트 패턴, 상기 상부 게이트 패턴과 상기 반도체기판 사이에 배치되는 부유 게이트 패턴, 상기 제어 게이트 패턴과 상기 부유 게이트 패턴 사이에 개재되는 게이트 층간절연막 패턴 및 상기 부유 게이트 패턴과 상기 반도체기판 사이에 개재되는 게이트 절연막을 구비할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 부유 게이트 패턴은 상기 불순물 영역들 사이의 반도체기판 상에 배치되는 하부 도전 패턴 및 상기 하부 도전 패턴의 양측에 배치되는 스페이서들을 포함할 수 있다. 이때, 상기 부유 게이트 패턴이 U 자 모양을 갖도록, 상기 스페이서들은 상기 하부 도전 패턴보다 큰 두께를 갖는다.
본 발명의 또다른 실시예에 따르면, 상기 반도체기판은 상기 불순물 영역들 사이에서 상기 게이트 패턴을 가로지르는 방향으로 형성되는 홈을 정의한다. 이때, 상기 홈은 상기 게이트 절연막 및 상기 부유 게이트 패턴에 의해 채워진다. 상기 홈은 상기 게이트 패턴들 사이의 반도체기판으로 연장되어, 상기 게이트 패턴들을 가로지를 수 있다.
본 발명의 또다른 실시예에 따르면, 상기 게이트 패턴은 상기 불순물 영역들을 가로지르는 제어 게이트 패턴, 상기 상부 게이트 패턴과 상기 반도체기판 사이에 배치되는 전하 저장 패턴, 상기 제어 게이트 패턴과 상기 전하 저장 패턴 사이에 개재되는 블록킹 절연막 패턴 및 상기 전하 저장 패턴 및 상기 반도체 기판 사이에 배치되는 터널 절연막을 구비할 수 있다. 이때, 상기 터널 절연막은 실리콘 산화막 및 고유전막들 중의 한가지이고, 상기 전하 저장막 패턴은 실리콘 질화막 및 실리콘 도트들을 포함하는 절연막들 중의 한가지이고, 상기 블록킹 절연막 패턴은 상기 터널 절연막보다 큰 유전상수를 갖는 절연막들 중의 한가지이고, 상기 제어 게이트 패턴은 다결정 실리콘막, 실리사이드막 및 금속막 중의 적어도 하나를 포함할 수 있다.
본 발명에 따르면, 상기 게이트 패턴과 상기 불순물 영역 사이에는 하부 층간절연막 패턴이 개재될 수 있다. 상기 하부 층간절연막 패턴은 CVD 기술을 사용하여 형성되는 실리콘 산화막일 수 있다.
본 발명에 따르면, 상기 소오스 라인으로 사용되는 불순물 영역은 상기 비 트 라인으로 사용되는 불순물 영역과 평행할 수 있다.
본 발명에 따르면, 상기 불순물 영역들과 평행한 소자분리막 패턴들이 상기 반도체기판에 형성될 수 있다. 이때, 상기 소자분리막 패턴 양옆의 불순물 영역들의 폭은 실질적으로 동일할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 3을 참조하면, 반도체기판(100) 상에 복수개의 하부 패턴들(110)을 형성한다. 상기 하부 패턴들(110)은 서로 평행하도록 형성될 수 있다. 이어서, 상기 하부 패턴들(110)을 이온 주입 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 하부 패턴들(110) 사이의 반도체기판(100) 내에 불순물 영역들(120)을 형성한다.
본 발명의 일 실시예에 따르면, 상기 하부 패턴(110)은 차례로 적층된 게이트 절연막(111), 하부 도전 패턴(112) 및 캐핑 패턴(113)을 포함할 수 있다. 상기 게이트 절연막(111)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있으며, 상기 하부 도전 패턴(112)은 다결정 실리콘막일 수 있으며, 상기 캐핑 패턴(113)은 실리콘 질화막일 수 있다. 한편, 도 3에 도시된 것과 달리, 상기 게이트 절연막(111)은 측방향으로 연장되어 상기 반도체기판(100)의 상부면을 덮을 수도 있다. 이 경우, 상기 게이트 절연막(111)은 상기 불순물 영역들(120)을 형성하기 위한 이온 주입 공정에서, 이온 채널링을 방지하기 위한 버퍼층으로 사용될 수 있다.
본 발명에 따르면, 상기 불순물 영역들(120)은 트랜지스터의 소오스 및 드레인 전극들(source/drain electrodes)로 사용될 뿐만 아니라 상기 소오스 전극들을 연결하는 소오스 라인 및 상기 드레인 전극들을 연결하는 비트 라인으로 사용된다. 이때, 상기 불순물 영역들(120)은 서로 평행한 하부 패턴들(110) 사이에 형성 되기 때문에, 본 발명에 따른 소오스 라인 및 비트 라인은 서로 평행하다.
한편, 많은 반도체 장치들(예를 들면, 노어형 플래시 메모리 장치)의 경우에 있어서, 소오스 라인과 비트 라인은 일반적으로 서로 직교한다. 이런 점에서, 서로 평행한 소오스 및 비트 라인들을 구비하는 본 발명에 따른 반도체 장치는 통상적인 반도체 장치들과 구별되는 기술적 특징을 갖는다.
도 4를 참조하면, 상기 하부 패턴들(110) 사이에 하부 층간절연막 패턴들(130)을 형성한다. 상기 하부 층간절연막 패턴들(130)을 형성하는 단계는 상기 불순물 영역들(120)이 형성된 결과물 상에 하부 층간절연막을 형성하는 단계 및 상기 하부 층간절연막을 식각하여 상기 하부 패턴들(110)의 상부면을 노출시키는 단계를 포함할 수 있다. 그 결과, 상기 하부 층간절연막 패턴들(130)은 상기 불순물 영역들(120)을 덮으면서 상기 하부 패턴들(110) 사이의 공간을 채운다.
상기 하부 층간절연막 패턴(130)은 화학 기상 증착 기술을 사용하여 형성되는 절연막들 중의 한가지일 수 있다. 예를 들면, 상기 하부 층간절연막 패턴(130)은 고밀도 플라즈마 실리콘 산화막일 수 있다. 하지만, 상기 하부 층간절연막 패턴(130)의 물질 종류 및 형성 방법은 다양하게 변형될 수 있다.
도 5를 참조하면, 상기 하부 층간절연막 패턴들(130)이 형성된 결과물 상에 마스크막을 형성한 후, 이를 패터닝하여 상기 하부 패턴들(110) 중의 적어도 하나의 상부면을 노출시키는 개구부(155)를 갖는 마스크 패턴(140)을 형성한다.
상기 마스크 패턴(140)을 형성하는 단계는 사진 공정을 통해 상기 개구부(155)의 위치를 정의하는 포토레지스트 패턴(150)을 형성한 후, 이를 식각 마스 크로 사용하여 상기 마스크막을 식각하는 단계를 포함할 수 있다. 한편, 본 발명의 일 실시예에 따르면, 상기 하부 패턴들(110)의 개수가 n일 때, 상기 개구부들(155)은 a+3b번째의 하부 패턴들을 노출시키도록 형성될 수 있다(이때, a는 1~3 사이의 정수이고, b는 자연수). 이 경우, 인접하는 두개의 개구부들(155) 사이에는, 도 5에 도시된 것처럼, 상기 마스크 패턴(140)에 의해 덮이는 두 개의 하부 패턴들(110)이 배치된다.
본 발명의 일 실시예에 따르면, 상기 마스크 패턴(140)은 상기 캐핑 패턴(113)에 대해 식각 선택성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 마스크 패턴(140)은 중온 산화막(MTO)와 같은 화학기상증착 실리콘 산화막일 수 있다.
도 6 및 도 7을 참조하면, 상기 개구부(155)를 통해 노출되는 하부 패턴(110) 및 그 하부의 반도체기판(100)을 연속적으로 식각하여, 소자분리 영역을 정의하는 트렌치들(160)을 형성한다.
이 방법에 따르면, 상기 하부 패턴들(110)의 일부를 제거함으로써 생성되는 공간은 상기 트렌치(160)를 정의하는데 이용되기 때문에, 상기 트렌치들(160)은 상기 제거된 하부 패턴(110)의 아래에 자기 정렬(self-aligned)된다. 상기 트렌치(160)의 이러한 자기정렬에 의해, 본 발명은 종래 기술에서 설명한 불순물 영역들의 비대칭적 배치의 문제를 극복할 수 있다. 즉, 도 7에 도시된 것처럼, 본 발명에 따르면, 상기 트렌치(160)에 인접하는 불순물 영역들(120)은 실질적으로 동일한 폭을 갖는다(즉, L3=L4). 왜냐하면, 상기 불순물 영역들(120) 및 상기 트렌치들(160)은 모두 상기 하부 패턴(110)을 마스크로 사용하여 자기정렬적으로 형성되기 때문에, 상기 트렌치들(160)은 상기 불순물 영역들(120)에 대해서도 자기 정렬된다.
본 발명에 따르면, 상기 트렌치(160)는 상기 불순물 영역들(120) 사이에서 상기 하부 패턴들(110)에 평행한 방향으로 형성된다. 또한, 인접하는 두 개의 트렌치들(160) 사이에는, 이에 평행한 두 개의 하부 패턴들(110) 및 세 개의 불순물 영역들(120)이 배치된다.
상기 트렌치(160)를 형성하는 단계는 상기 개구부(155)를 통해 노출되는 캐핑 패턴(113)을 제거하여 그 하부의 하부 도전 패턴(112)을 노출시키는 단계, 상기 노출된 하부 도전 패턴(112)을 제거하여 그 하부의 게이트 절연막(111)을 노출시키는 단계, 상기 노출된 게이트 절연막(111)을 제거하여 그 하부의 반도체기판(100)을 노출시키는 단계 및 상기 노출된 반도체기판(100)을 식각하여 상기 트렌치(160)를 형성하는 단계를 포함한다. 상기 마스크 패턴(140) 및 상기 하부 층간절연막 패턴(130)의 식각 손상을 최소화하도록, 상기 캐핑 패턴(113)은 인산을 포함하는 식각액을 사용하여 선택적으로 제거되는 것이 바람직하다. 한편, 상기 트렌치(160) 형성을 위한 캐핑 패턴(113)의 제거는 상기 포토레지스트 패턴(150)을 제거한 후 실시될 수 있다. 상기 하부 도전 패턴(112), 상기 게이트 절연막(111) 및 상기 반도체기판(100)의 식각은 건식 식각의 방법을 통해 실시될 수 있다.
도 8을 참조하면, 상기 트렌치(160)를 채우는 소자분리막(170)을 형성한다. 상기 소자분리막(170)은 화학기상증착 기술을 사용하여 형성되는 적어도 하나의 절연성 물질을 포함할 수 있다. 예를 들면, 상기 소자분리막(170)은 고밀도 플라즈마(high density plasma) 기술을 사용하여 형성되는 HDP 산화막일 수 있다. 하지만, 상기 소자분리막(170)은 에스오지막(spin-on-glass layer; SOG layer), 중온 산화막(medium temperature oxide; MTO), 고온 산화막(high temperature oxide; HTO) 및 도핑되지 않은 실리콘 또는 게르마늄(undoped Si or Ge)을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 소자분리막(170)은 열산화 공정을 통해 상기 트렌치(160)의 내벽에 형성되는 실리콘 산화막(도시하지 않음)을 포함할 수 있다. 이에 더하여, 상기 소자분리막(170)은 적어도 상기 트렌치(160)의 내벽을 덮는 라이너(도시하지 않음)를 더 포함할 수도 있다. 상기 라이너는 (트랜지스터의 특성 열화를 초래하는) 상기 반도체기판(100)으로의 불순물 침투를 차단할 수 있는 물질(예를 들면, 실리콘 질화막)으로 형성할 수 있다.
한편, 상기 소자분리막(170)은 상기 마스크 패턴(140)을 제거한 후 형성될 수 있지만, 상기 마스크 패턴(140)의 제거없이 그 상부에 직접 형성될 수도 있다. 또한, 상기 마스크 패턴(140)은 상기 트렌치(160)를 형성하는 과정에서 제거될 수도 있다.
도 9를 참조하면, 상기 하부 패턴(110)의 상부면이 노출되도록 상기 소자분리막(170)을 식각함으로써, 상기 트렌치(160)를 채우는 소자분리막 패턴들(175)을 형성한다. 이 공정의 결과로서, 상기 하부 층간절연막 패턴들(130)의 상부면들이 상기 하부 패턴들(110) 및 상기 소자분리막 패턴들(175) 사이에서 노출된다.
상기 소자분리막 패턴(175)을 형성하는 단계는 화학적 기계적 연마 기술을 사용하여 상기 소자분리막(170)을 평탄화 식각하는 단계를 포함할 수 있다. 이러한 화학적 기계적 연마에 의해, 상기 캐핑 패턴(113)의 두께가 얇아져 상기 하부 도전 패턴(112)이 노출되는 기술적 문제가 발생할 수 있으므로, 상기 캐핑 패턴(113)은 이 단계에서의 두께 감소를 고려한 두께로 형성된다.
도 10을 참조하면, 상기 노출된 캐핑 패턴(113)을 제거하여 그 하부에 배치된 상기 하부 도전 패턴들(112)의 상부면들을 노출시킨다. 이후, 상기 하부 도전 패턴들(112)의 상부 측벽이 노출되도록, 상기 하부 층간절연막 패턴(130) 및 상기 소자분리막 패턴(175)의 상부면을 리세스시키는 단계를 더 실시할 수 있다.
본 발명에 따르면, 상기 리세스 단계는 상기 하부 층간절연막 패턴(130)이 상기 불순물 영역(120) 상에 잔존하도록 실시된다. 상기 불순물 영역(120) 상에 잔존하는 상기 하부 층간절연막 패턴(130)이 두께(t)는, (후속 공정에서 형성될) 제어 게이트 전극(도 12의 200 참조)과 상기 불순물 영역(120) 사이의 간격을 결정한다. 이 간격이 감소할수록
소거 또는 프로그램 동작 동안 상기 불순물 영역(120)과 (후속 공정에서 형성될) 제어 게이트 전극(도 12의 200 참조) 사이에는 높은 전압이 인가될 수 있다. 이 경우, 용량성 간섭(coupling disturbance) 또는 브레이크 다운(breakdown) 등과 같은 다양한 기술적 문제들이 발생될 수 있으므로, 상기 리세스 단계는 상기 하부 층간절연막 패턴(130)이 상기 불순물 영역(120) 상에 소정의 두께(t)로 잔존하도록 실시된다. 즉, 상기 불순물 영역(120) 상에 잔존하는 상기 하부 층간절연막 패턴(130)은 상기 제어 게이트 전극(200)과 상기 불순물 영역(120) 사이의 간격이 상술한 기술적 문제들을 극복하기에 충분한 두께를 갖도록 형성되는 것이 바람직하다. 본 발명의 일 실시예에 따르면, 상기 두께(t)는 대략 100 옹스트롬 내지 대략 700 옹스트롬 사이의 한 값일 수 있다.
상기 캐핑 패턴(113)은 인산을 포함하는 식각액으로 제거될 수 있으며, 상기 리세스 단계는 불산을 포함하는 식각액을 사용하여 실시될 수 있다. 또한, 본 발명의 다른 실시예에 따르면, 상기 리세스 단계는 건식 식각의 방법으로 실시될 수도 있다.
한편, 상기 소자분리막 패턴(175)이 질화막 라이너를 포함하는 경우, 상기 캐핑 패턴(113)을 제거하는 동안, 상기 라이너가 함께 식각될 수도 있다. 종래 기술에 따르면, 상기 하부 패턴에 비해 소자분리막 패턴이 먼저 형성되기 때문에, 잘 알려진 것처럼, 상기 라이너의 식각은 전기적 쇼트를 유발하는 덴트(dent)의 문제를 수반할 수 있다. 하지만, 본 발명에 따르면, 상기 하부 패턴(110)은 상기 소자분리막 패턴(175)보다 먼저 형성되기 때문에, 라이너 식각에 따른 전기적 쇼트의 문제의 가능성은 감소된다.
이에 더하여, 본 발명의 또 다른 실시예에 따르면, 상기 리세스 공정을 실시한 후, 상기 캐핑 패턴(113)을 제거하는 단계를 더 실시할 수도 있다. 이 경우, 상기 리세스 공정은 상기 라이너에 대해 식각 선택성을 갖는 식각 레서피를 사용하 여 실시되기 때문에, 상기 라이너는 상기 리세스된 결과물의 상부로 돌출될 수 있다. 상기 돌출된 라이너는 후속 캐핑 패턴(113)의 제거 단계에서 제거되므로, 상술한 덴트의 문제는 용이하게 극복될 수 있다.
도 11을 참조하면, 상기 상부 측벽이 노출된 하부 도전 패턴(112)을 덮는 상부막(180)을 형성한다. 상기 상부막(180)은 차례로 적층된 상부 도전막(182) 및 하드 마스크막(183)을 포함할 수 있다. 상기 상부 도전막(182)은 다결정 실리콘막, 실리사이드들 및 금속막들 중의 적어도 한가지를 포함할 수 있으며, 상기 하드 마스크막(183)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막을 포함할 수 있다. 이 경우, 상기 상부 도전막(182)은 상기 하부 도전 패턴(112)의 노출된 표면에 직접 접촉할 수 있다.
한편, 비휘발성 메모리 장치의 제조에 관한 본 발명의 일 실시예에 따르면, 상기 상부막(180)은 도 11에 도시된 것처럼 상기 상부 도전막(182) 아래에 형성되는 게이트 층간절연막(181)을 더 포함할 수 있다. 상기 게이트 층간절연막(181)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있으며, 바람직하게는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막일 수 있다. 이 경우, 상기 상부 도전막(182)은 상기 게이트 층간절연막(181)에 의해 상기 하부 도전 패턴(112)과 전기적으로 분리된다.
도 12를 참조하면, 상기 상부막(180) 및 상기 하부 도전 패턴(112)을 패터닝하여 상기 불순물 영역들(120) 및 상기 소자분리막 패턴들(175)을 가로지르는 게이트 패턴들(200)을 형성한다. 상기 게이트 패턴들(200)을 형성하는 단계는 상기 상부막(180)을 패터닝하여 상기 하부 도전 패턴(112)의 상부면을 노출시키는 단계 및 상기 노출된 하부 도전 패턴(112)을 패터닝하여 상기 게이트 절연막(111)을 노출시키는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 패턴(200)은 차례로 적층된 게이트 절연막 패턴(201), 부유 게이트 패턴(202), 게이트 층간절연막 패턴(203), 제어 게이트 패턴(204) 및 하드 마스크 패턴(205)을 포함할 수 있다. 상기 부유 게이트 패턴(202) 및 상기 제어 게이트 패턴(204)은 각각 상기 하부 도전 패턴(112) 및 상기 상부 도전막(182)이 상술한 패터닝 단계를 통해 패터닝된 결과물들이다. 상기 제어 게이트 패턴(204)은 상기 불순물 영역들(120) 및 상기 소자분리막 패턴들(175)을 가로지르도록 형성되고, 상기 부유 게이트 패턴(202)은 상기 게이트 층간절연막 패턴(203)에 의해 상기 제어 게이트 패턴(204)으로부터 전기적으로 분리됨으로써 전기적으로 부유 상태에 있게 된다.
상기 하부 도전 패턴(112)을 패터닝하는 단계는 실리콘 산화막에 대해 식각 선택성을 갖는 식각 방법을 사용하여 실시되는 것이 바람직하다. 이 경우, 상기 게이트 패턴들(200) 사이에는, 도 12에 도시된 것과 달리, 상기 불순물 영역들(130)을 덮는 하부 층간절연막 패턴(130)이 잔존할 수도 있다. 또한, 상기 게이트 절연막 패턴(201)은 측방향으로 연장되어 상기 반도체기판(100)의 상부면을 덮을 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 이 실시예는 상기 불순물 영역들(120) 사이의 반도체기 판(100)에 리세스 채널이 형성되는 것을 제외하면, 도 2 내지 도 12를 참조하여 설명된 실시예와 유사하다. 따라서, 설명의 간결함을 위해, 중복되는 내용에 대한 설명은 생략한다.
도 2 및 도 13을 참조하면, 상기 하부 패턴들(110)을 형성하기 전에, 상기 반도체기판(100)의 상부면을 식각하여 홈들(grooves)(190)을 형성한다. 상기 홈들(190)은 상기 하부 도전 패턴(110)에 평행할 뿐만 아니라 상기 하부 도전 패턴들(110)의 아래에 형성된다. 이에 따라, 도 13에 도시된 것처럼, 상기 불순물 영역들(120) 사이에는, 상기 홈들(190)이 형성된다. 상기 불순물 영역들(120)은 트랜지스터의 소오스 및 드레인 전극들로 사용된다는 점을 고려할 때, 상기 홈(190)은 상기 소오스 및 드레인 전극들 사이(즉, 트랜지스터의 채널)의 유효 길이(effective length)를 증가시킨다. 이러한 채널 길이의 증가는 반도체 장치의 고집적화에 따른 단채널 효과(short channel effect)를 줄이는 데 기여한다. 상기 홈들(190)은 상기 하부 패턴(110)(보다 구체적으로는, 상기 게이트 절연막(111) 및 상기 하부 도전 패턴(112))에 의해 채워진다. 그 결과, 최종 구조에 있어서, 상기 홈들(190)은 상기 게이트 절연막 패턴(201) 및 상기 부유 게이트 패턴(202)에 의해 채워진다.
한편, 본 발명의 변형된 실시예에 따르면, 상기 홈들(190)은 모든 하부 패턴들(110)의 아래에 형성되는 것이 아니라 상기 부유 게이트 패턴들(202)로 사용될 하부 패턴들의 아래에 선택적으로 형성될 수도 있다. 즉, 상기 홈들(190)은 상기 소자분리막 패턴(175)을 정의하기 위한 하부 패턴들의 아래에는 형성되지 않을 수도 있다. 상기 소자분리막 패턴(175)을 정의하기 위한 하부 패턴들은 상기 트렌 치(160)를 형성하는 단계에서 제거되는 것들에 해당한다. (도 7 참조)
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다. 이 실시예는 전하 트랩형 비휘발성 메모리 장치에 관한 것으로, 상기 하부 패턴(110) 및 상기 상부막(180)을 구성하는 박막의 종류에서의 차이를 제외하면, 도 2 내지 도 12를 참조하여 설명된 실시예와 유사하다. 따라서, 설명의 간결함을 위해, 아래에서는 중복되는 내용에 대한 설명은 생략한다.
도 2 및 도 14를 참조하면, 이 실시예에 따른 하부 패턴은 차례로 적층된 터널 절연막, 전하 저장막, 블록킹 절연막 및 캐핑 패턴을 포함할 수 있다.
상기 터널 절연막은 실리콘 산화막 및 고유전막들 중의 한가지일 수 있으며, 상기 전하 저장막은 도트(dots)를 포함하는 절연막들 및 실리콘 질화막 중의 한가지일 수 있다. 상기 도트는, 잘 알려진 것처럼, 나노 크기로 형성되는 섬 형태의 구조물로서 전자 또는 정공들이 갇힐 수 있는 전위 우물을 생성한다. 본 발명의 일 실시예에 따르면, 상기 도트는 실리콘으로 형성될 수 있다. 상기 블록킹 절연막은 상기 터널 절연막보다 큰 유전 상수를 갖는 고유전막들 중의 하나일 수 있다. 예를 들면, 상기 블록킹 절연막은 HfO2, Hf1-xAlxOy, Al2O3, La2O3, HfxSi1-xO2, Hf-Si-oxynitride, ZrO2, ZrxSi1-xO2, Zr-Si-oxynitride, 및 이들의 조합 중의 하나일 수 있다. 상기 캐핑 패턴은 상기 블록킹 절연막에 대해 식각 선택성을 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 캐핑 패턴은 실리콘 질화막 및 실리콘 산화막 중의 적어도 한가지일 수 있다. 한편, 이 실시예의 캐핑 패턴의 물질 종류 및 이를 이용하는 방법은 도 2 내지 도 12를 참조하여 설명된 실시예의 그것들과 동일할 수 있다.
도 11 및 도 14를 참조하면, 이 실시예에 따른 상부막은 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 하나를 포함하는 상부 도전막일 수 있다. 예를 들면, 상기 상부 도전막은 탄탈륨 질화막 또는 차례로 적층된 탄탈륨 질화막 및 텅스텐막일 수 있다. 이에 더하여, 상기 상부막은 상기 상부 도전막 상에 형성되는 하드 마스크막을 더 포함할 수 있다. 상기 하드 마스크막은, 물질의 종류 및 사용 용도에서, 도 11을 참조하여 설명된 하드 마스크막(183)과 동일할 수 있다.
이 실시예에 따르면, 상기 상부막은 상기 캐핑 패턴을 제거하여 상기 블록킹 절연막의 상부면을 노출시킨 후, 그 결과물 상에 형성된다. 앞선 실시예와 달리, 상기 소자분리막 패턴(175) 및 상기 하부 층간절연막 패턴(130)의 상부면을 리세스하는 단계는 이 실시예에서는 생략될 수 있다. 이 경우, 도 14에 도시된 것처럼, 상기 상부 도전막이 패턴닝된 결과물인 제어 게이트 패턴(214)은 상기 블록킹 절연막 패턴(213)의 측벽과 접촉하지 않고 단지 그 상부면에만 접촉된다. 하지만, 이 실시예의 변형예에 따르면, 상기 소자분리막 패턴(175) 및 상기 하부 층간절연막 패턴(130)의 상부면을 리세스하는 단계가 실시될 수도 있다.
다시 도 14를 참조하면, 이 실시예에 따르면, 상기 상부막 및 상기 하부 패턴을 패터닝하여 상기 불순물 영역들(120) 및 상기 소자분리막 패턴들(175)을 가로지르는 게이트 패턴들(210)을 형성한다. 상기 게이트 패턴(210)은 차례로 적층된 터널 절연막(211), 전하 저장 패턴(212), 블록킹 절연막 패턴(213), 제어 게이트 패턴(214) 및 하드 마스크 패턴(215)을 포함할 수 있다. 상기 터널 절연막(211), 상기 전하 저장 패턴(212) 및 상기 블록킹 절연막 패턴(213)은 상기 패터닝 단계에서 상기 하부 패턴이 패터닝된 결과물들로서, 상기 제어 게이트 패턴(214)과 상기 반도체기판(100) 사이에 배치된다. 또한, 상기 제어 게이트 패턴(214) 및 상기 하드 마스크 패턴(215)은 상기 패터닝 단계에서 상기 상부막이 패터닝된 결과물들로서, 상기 불순물 영역들(120) 및 상기 소자분리막 패턴들(175)을 가로지르도록 형성된다.
본 발명의 일 실시예에 따르면, 상기 터널 절연막(211)은 실리콘 산화막이고, 상기 전하 저장 패턴(212)은 실리콘 질화막이고, 상기 블록킹 절연막 패턴(213)은 실리콘 산화막이고, 상기 제어 게이트 패턴(214)은 다결정 실리콘막일 수 있다. 본 발명의 다른 실시예에 따르면, 상기 터널 절연막(211)은 실리콘 산화막이고, 상기 전하 저장 패턴(212)은 실리콘 질화막이고, 상기 블록킹 절연막 패턴(213)은 HfO2, Hf1-xAlxOy, Al2O3, La2O3, HfxSi1-xO2, Hf-Si-oxynitride, ZrO2, ZrxSi1-xO2, Zr-Si-oxynitride 및 이들의 조합 중의 하나이고, 상기 제어 게이트 패턴(214)은 탄탈륨 질화막 또는 차례로 적층된 탄탈륨 질화막 및 텅스텐막을 포함하는 금속막일 수 있다.
한편, 본 발명의 또다른 실시예에 따르면, 상기 터널 절연막, 상기 전하 저장막, 상기 블록킹 절연막 및 상기 상부막의 박막 종류 및 그 형성 방법은 미국등록특허 US 6,858,906호, 미국공개특허 US2004/0169238호 및 미국공개특허 US 2006/0180851호에 개시된 기술적 특징을 가질 수 있다.
도 15 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 이 실시예는 부유 게이트 패턴이 U자 모양을 갖도록 형성되는 것을 제외하면, 도 3 내지 도 12를 참조하여 설명된 실시예과 유사하다. 따라서, 설명의 간결함을 위해, 아래에서는 중복되는 내용에 대한 설명은 생략한다.
도 15를 참조하면, 반도체기판(100) 상에 하부 패턴들(110)을 형성하고, 상기 하부 패턴들(110)을 이온 주입 마스크로 사용하여 저농도 불순물 영역들(121)을 형성한다. 이 실시예의 하부 패턴(110)은 도 3을 참조하여 설명된 실시예의 그것과 동일할 수 있다. 상기 저농도 불순물 영역들(121)은 상기 하부 패턴들(110) 사이에서, 이들과 평행하게 형성된다.
도 16을 참조하면, 상기 하부 패턴들(110)의 양 측벽에 스페이서들(99)을 형성한다. 상기 스페이서들(99)은 도전성 물질로 형성되며, 상기 하부 도전 패턴(112)과 같은 물질일 수 있다. 예를 들면, 상기 스페이서들(99) 및 상기 하부 도전 패턴(112)은 모두 다결정 실리콘막일 수 있다. 이어서, 상기 하부 패턴들(110) 및 상기 스페이서들(99)을 이온 마스크로 사용하여 상기 반도체기판(100) 내에 고농도 불순물 영역들(122)을 형성한다. 이에 따라, 상기 고농도 불순물 영역들(122)은 상기 하부 패턴들(110) 사이에서, 이들과 평행하게 형성된다.
도 17을 참조하면, 상기 스페이서들(99) 사이의 공간을 채우는 하부 층간절연막 패턴(130)을 형성한다. 상기 하부 층간절연막 패턴들(130)은 상기 하부 패턴 들(110)의 상부면을 덮지 않으면서, 상기 불순물 영역들(120)을 덮도록 형성된다.
도 18을 참조하면, 상기 하부 패턴들(110) 중의 일부 및 이들 측벽의 스페이서들(99)을 선택적으로 제거하여, 그 하부의 반도체기판(100)을 노출시키는 개구부들(155)을 형성한다. 이 단계는 도 5 내지 도 7을 참조하여 설명된 방법을 이용하여 실시될 수 있다. 상술한 것처럼, 상기 스페이서들(99)은 상기 하부 도전 패턴들(112)과 같은 물질로 형성될 수 있기 때문에, 상기 하부 도전 패턴들(112)을 제거하는 단계에서 함께 제거될 수 있다.
도 19를 참조하면, 상기 개구부들(155)을 통해 노출되는 반도체기판(100)을 이방성 식각하여, 소자분리 영역을 정의하는 트렌치들(160)을 형성한다. 앞선 실시예에서 설명한 것처럼, 상기 개구부(155)는 상기 하부 패턴(110)의 제거를 통해 형성되고, 상기 트렌치들(160)은 상기 개구부(155)를 식각 마스크로 사용하여 형성되기 때문에, 상기 트렌치들(160)은 상기 불순물 영역들(120)에 자기 정렬된다. 즉, 상기 트렌치(160) 양 옆의 불순물 영역들(120)은 실질적으로 같은 폭을 갖도록 형성된다.
도 20을 참조하면, 상기 트렌치(160) 및 상기 개구부(155)를 채우는 소자분리막 패턴(175)을 형성한다. 이 실시예에 따른 소자분리막 패턴(175)은 도 8 및 도 9를 참조하여 설명된 실시예의 그것과 동일한 방법으로 형성될 수 있다. 이때, 도시된 것처럼, 상기 하부 패턴(110)(구체적으로는, 상기 캐핑 패턴(113))의 상부면은 노출된다.
도 21을 참조하면, 상기 노출된 캐핑 패턴(113)을 제거하여 상기 하부 도전 패턴(112)의 상부면 및 상기 스페이서(99)의 내측벽을 노출시킨다. 상기 스페이서(99)는 상기 하부 도전 패턴(112)보다 높기 때문에, 상기 스페이서들(99) 및 상기 하부 도전 패턴(112)을 포함하는 구조물은 U자형의 단면을 갖는다. 이 실시예에 따르면, 상기 스페이서(99)의 상부 측벽이 노출되도록, 상기 하부 층간절연막 패턴(130) 및 상기 소자분리막 패턴(175)의 상부면을 리세스하는 단계를 더 실시할 수 있다.
도 22를 참조하면, 상기 스페이서들(99) 및 상기 하부 도전 패턴(112)을 덮는 상부막(도 11의 180 참조)을 형성한다. 상기 상부막(180)은 차례로 적층된 게이트 층간절연막(181), 상부 도전막(182) 및 하드 마스크막(183)을 포함할 수 있다. 이 실시예의 상부막(180)은 도 11을 참조하여 설명된 실시예의 그것과 동일한 방법으로 형성될 수 있다. 이어서, 상기 상부막(180), 상기 스페이서들(99) 및 상기 하부 도전 패턴들(112)을 패터닝하여, 상기 불순물 영역들(120)을 가로지르는 게이트 패턴들(200)을 형성한다. 상기 게이트 패턴(200)을 형성하는 단계는 도 12를 참조하여 설명된 방법 또는 그것의 단순한 변형을 통해 수행될 수 있다.
한편, 이 실시예의 부유 게이트 패턴(202)은 상기 스페이서들(99) 및 상기 하부 도전 패턴(112)이 패터닝된 결과물들(2021, 2022)로 구성되기 때문에, U자형의 단면을 갖는다. 이러한 U자형의 부유 게이트 패턴(202)은 상기 부유 게이트 패턴(202)과 상기 제어 게이트 패턴(204) 사이의 대향 면적을 증가시키며, 이러한 대향 면적의 증가는 커플링 비율을 증가시킴으로써 비휘발성 메모리의 동작 특성을 향상시킬 수 있도록 만든다.
이 실시예의 변형된 실시예에 따르면, 상기 스페이서(99)를 형성하기 전에, 상기 하부 패턴들(110) 사이 영역의 바닥면을 덮는 식각 방지막(105)을 더 형성할 수도 있다. 상기 식각방지막(105)은 실리콘 산화막인 것이 바람직하며, 상기 게이트 패터닝 단계에서, 상기 스페이서(99) 아래의 반도체기판(100)이 식각 손상을 입는 것을 예방할 수 있도록 만든다. 한편, 상기 게이트 절연막(111)은 상기 하부 패턴(110)을 형성하는 단계에서 패터닝되지 않을 수 있다. 이 경우 상기 게이트 절연막(111)은 상기 반도체기판(100)을 덮을 수 있으며, 상기 식각 정지막(105)으로 사용될 수 있다.
본 발명에 따르면, 서로 평행한 매몰 비트라인 및 매몰 소오스 라인을 구비하는 반도체 장치 및 그 제조 방법이 제공된다. 상기 매몰 비트라인 및 매몰 소오스 라인은 서로 평행하기 때문에, 이들은 동일한 높이에 형성될 수 있다. 이에 따라, 소오스 및 드레인 전극들에 접속되는 플러그들의 개수를 줄일 수 있다. 그 결과, 본 발명에 따른 반도체 장치는 감소되는 플러그의 개수에 상응하는 집적도의 증가 효과를 얻을 수 있다.
이에 더하여, 본 발명에 따르면, 불순물 영역을 형성하기 위한 이온 주입 마스크로 사용되는 하부 패턴들은 소자분리막 패턴보다 앞서 형성된다. 이때, 상기 소자분리막 패턴은 소정의 하부 패턴을 제거함으로써 형성되는 공간의 아래에 자기 정렬적으로 형성된다. 따라서, 하나의 소자분리막 패턴 양 옆의 불순물 영역들은 실질적으로 같은 폭을 가질 수 있다. 그 결과, 본 발명에 따른 반도체 장치는 향상된 균일성(uniformity)을 갖는다.

Claims (36)

  1. 반도체기판 상에, 서로 평행한 하부 패턴들을 형성하는 단계;
    상기 하부 패턴들 사이의 반도체기판 내에 불순물 영역들을 형성하는 단계;
    상기 하부 패턴들 중의 적어도 하나 및 그 하부의 반도체기판을 연속적으로 식각하여, 소자분리 영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 소자분리막 패턴을 형성하는 단계;
    상기 하부 패턴들을 덮는 상부막을 형성하는 단계; 및
    상기 상부막 및 상기 하부 패턴들을 패터닝하여, 상기 불순물 영역들을 가로지르는 게이트 패턴들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 패턴은 차례로 적층된 게이트 절연막 패턴, 하부 도전 패턴 및 캐핑 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 게이트 절연막 패턴은 실리콘 산화막으로 형성되고,
    상기 하부 도전 패턴은 다결정 실리콘막으로 형성되고,
    상기 캐핑 패턴은 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 상부막을 형성하는 단계는
    상기 캐핑 패턴을 제거하여 적어도 상기 하부 도전 패턴의 상부면을 노출시키는 단계;
    상기 노출된 하부 도전 패턴을 덮는 게이트 층간절연막을 형성하는 단계; 및
    상기 게이트 층간절연막 상에 상부 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 게이트 층간절연막은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함하고,
    상기 상부 도전막은 다결정 실리콘막, 실리사이드막 및 금속막 중의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 2 항에 있어서,
    상기 트렌치를 형성하기 전에, 상기 하부 패턴의 양측벽에 스페이서들을 형성하는 단계를 더 포함하되,
    상기 스페이서들은 상기 하부 도전 패턴에 전기적으로 연결되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 상부막을 형성하는 단계는
    상기 캐핑 패턴을 제거하여 상기 하부 도전 패턴의 상부면 및 상기 스페이서들의 내측벽을 노출시키는 단계;
    상기 캐핑 패턴이 제거된 결과물을 덮는 게이트 층간절연막을 형성하는 단계; 및
    상기 게이트 층간절연막 상에 상부 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하부 패턴은 차례로 적층된 터널 절연막, 전하 저장막, 블록킹 절연막 및 캐핑 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 터널 절연막은 실리콘 산화막 및 고유전막들 중의 한가지이고,
    상기 전하 저장막은 실리콘 질화막 및 실리콘 도트들을 포함하는 절연막들 중의 한가지이고,
    상기 블록킹 절연막은 상기 터널 절연막보다 큰 유전상수를 갖는 고유전막들 중의 한가지이고,
    상기 캐핑 패턴은 상기 블록킹 절연막에 대해 식각 선택성을 갖는 물질들 중의 한가지인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    상기 상부막을 형성하는 단계는
    상기 캐핑 패턴을 제거하여 적어도 상기 블록킹 절연막의 상부면을 노출시키는 단계; 및
    상기 노출된 블록킹 절연막을 덮는 상기 상부 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 상부 도전막은 다결정 실리콘막, 실리사이드막 및 금속막 중의 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 터널 절연막은 실리콘 산화막이고,
    상기 전하 저장막은 실리콘 질화막이고,
    상기 블록킹 절연막은 HfO2, Hf1-xAlxOy, Al2O3, La2O3, HfxSi1-xO2, Hf-Si-oxynitride, ZrO2, ZrxSi1-xO2, Zr-Si-oxynitride, 및 이들의 조합 중의 하나이고,
    상기 상부 도전막은 탄탈륨 질화막 또는 차례로 적층된 탄탈륨 질화막 및 텅스텐막 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 불순물 영역들은 상기 하부 패턴들을 이온 마스크로 사용하는 이온 주입 기술을 사용하여 형성됨으로써, 상기 하부 패턴들 사이의 반도체기판 내에 자기 정렬되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 트렌치는 상기 하부 패턴이 제거된 영역의 아래에 형성됨으로써, 상기 트렌치 양 옆의 불순물 영역들은 실질적으로 동일한 폭을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는
    상기 하부 패턴들 사이에, 상기 불순물 영역들을 덮는 하부 층간절연막 패턴들을 형성하는 단계;
    상기 하부 패턴들 중의 적어도 하나를 선택적으로 제거하여, 상기 반도체기판을 노출시키는 단계; 및
    상기 노출된 반도체기판을 식각하여 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 하부 패턴들 중의 적어도 하나를 선택적으로 제거하는 단계는
    상기 하부 층간절연막 패턴들 및 상기 하부 패턴들을 덮는 마스크막을 형성하는 단계;
    상기 마스크막을 패터닝하여 상기 하부 패턴들 중의 적어도 하나를 선택적으로 노출시키는 개구부들을 형성하는 단계; 및
    상기 마스크막을 식각 마스크로 사용하여 상기 노출된 하부 패턴을 선택적으로 제거하는 단계를 포함하되,
    상기 개구부들은, n개의 상기 하부 패턴들 중에서, a+3b(a는 1~3 사이의 정수이고, b는 자연수)번째의 하부 패턴들을 노출시키도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 마스크막은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 1 항에 있어서,
    상기 소자분리막 패턴을 형성하는 단계는
    상기 트렌치를 채우는 소자분리막을 형성하는 단계; 및
    상기 하부 패턴의 상부면이 노출될 때까지 상기 소자분리막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 1 항에 있어서,
    상기 하부 패턴들을 형성하기 전에, 상기 하부 패턴들의 적어도 하나 아래의 반도체기판 내에, 상기 하부 패턴들에 평행한 방향으로 형성되는 홈들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 홈은 상기 트렌치를 형성하는 단계에서 제거되지 않는 하부 도전 패턴들의 아래에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 1 항에 있어서,
    상기 게이트 패턴은 트랜지스터의 게이트 전극으로 사용되고,
    상기 불순물 영역들은 상기 트랜지스터의 소오스 전극들, 상기 소오스 전극들을 연결하는 소오스 라인들, 상기 트랜지스터의 드레인 전극들 및 상기 드레인 전극들을 연결하는 비트 라인들로 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 트랜지스터의 소오스 및 드레인 전극들로 사용되는 불순물 영역의 일부분들은, 상기 게이트 패턴과 상기 반도체기판 사이에 배치됨으로써, 상기 게이트 패턴에 의해 덮이는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 1 항에 있어서,
    상기 트렌치를 형성하기 전에, 상기 하부 패턴들 사이에 상기 불순물 영역들을 덮는 하부 층간절연막 패턴들을 형성하는 단계를 더 포함하고,
    상기 상부막을 형성하기 전에, 상기 하부 층간절연막 패턴의 상부면을 식각하여 상기 하부 패턴의 상부 측벽을 노출시키는 단계를 더 포함하되,
    상기 하부 층간절연막 패턴의 상부면을 식각하는 단계는 상기 불순물 영역 상에 상기 하부 층간절연막 패턴이 잔존하도록 실시되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 삭제
  25. 메모리 트랜지스터들이 형성될 셀 영역들을 구비하는 반도체기판;
    상기 반도체기판 내에 형성되는 복수개의 불순물 영역들; 및
    메모리 요소로 사용되는 메모리 요소로 사용되는 전하 저장 패턴 또는 부유 게이트 패턴을 포함하면서, 상기 불순물 영역들을 가로지르는 복수개의 게이트 패턴들을 포함하되,
    상기 게이트 패턴들은 메모리 트랜지스터들의 게이트 전극들 및 이를 연결하는 워드 라인으로 사용되고,
    상기 불순물 영역들은 상기 메모리 트랜지스터의 소오스 및 드레인 전극들, 상기 소오스 전극들을 연결하는 소오스 라인들 및 상기 드레인 전극들을 연결하는 비트 라인들로 사용되는 것을 특징으로 하는 메모리 반도체 장치.
  26. 제 25 항에 있어서,
    상기 게이트 패턴은
    상기 불순물 영역들을 가로지르는 제어 게이트 패턴;
    상기 상부 게이트 패턴과 상기 반도체기판 사이에 배치되는 부유 게이트 패턴;
    상기 제어 게이트 패턴과 상기 부유 게이트 패턴 사이에 개재되는 게이트 층간절연막 패턴; 및
    상기 부유 게이트 패턴과 상기 반도체기판 사이에 개재되는 게이트 절연막을 구비하는 것을 특징으로 하는 메모리 반도체 장치.
  27. 제 26 항에 있어서,
    상기 부유 게이트 패턴은
    상기 불순물 영역들 사이의 반도체기판 상에 배치되는 하부 도전 패턴; 및
    상기 하부 도전 패턴의 양측에 배치되는 스페이서들을 포함하되,
    상기 부유 게이트 패턴이 U자 모양을 갖도록, 상기 스페이서들은 상기 하부 도전 패턴보다 큰 두께를 갖는 것을 특징으로 하는 메모리 반도체 장치.
  28. 제 26 항에 있어서,
    상기 반도체기판은 상기 불순물 영역들 사이에서 상기 게이트 패턴을 가로지르는 방향으로 형성되는 홈을 정의하되,
    상기 홈은 상기 게이트 절연막 및 상기 부유 게이트 패턴에 의해 채워지는 것을 특징으로 하는 메모리 반도체 장치.
  29. 제 28 항에 있어서,
    상기 홈은 상기 게이트 패턴들 사이의 반도체기판으로 연장되어, 상기 게이트 패턴들을 가로지르는 것을 특징으로 하는 메모리 반도체 장치.
  30. 제 25 항에 있어서,
    상기 게이트 패턴은
    상기 불순물 영역들을 가로지르는 제어 게이트 패턴;
    상기 상부 게이트 패턴과 상기 반도체기판 사이에 배치되는 전하 저장 패턴;
    상기 제어 게이트 패턴과 상기 전하 저장 패턴 사이에 개재되는 블록킹 절연막 패턴;
    상기 전하 저장 패턴 및 상기 반도체 기판 사이에 배치되는 터널 절연막을 구비하는 것을 특징으로 하는 메모리 반도체 장치.
  31. 제 30 항에 있어서,
    상기 터널 절연막은 실리콘 산화막 및 고유전막들 중의 한가지이고,
    상기 전하 저장막 패턴은 실리콘 질화막 및 실리콘 도트들을 포함하는 절연막들 중의 한가지이고,
    상기 블록킹 절연막 패턴은 상기 터널 절연막보다 큰 유전상수를 갖는 절연막들 중의 한가지이고,
    상기 제어 게이트 패턴은 다결정 실리콘막, 실리사이드막 및 금속막 중의 적어도 하나를 포함하는 것을 특징으로 하는 메모리 반도체 장치.
  32. 제 30 항에 있어서,
    상기 터널 절연막은 실리콘 산화막이고,
    상기 전하 저장막 패턴은 실리콘 질화막이고,
    상기 블록킹 절연막 패턴은 HfO2, Hf1-xAlxOy, Al2O3, La2O3, HfxSi1-xO2, Hf-Si-oxynitride, ZrO2, ZrxSi1-xO2, Zr-Si-oxynitride 및 이들의 조합 중의 하나이고,
    상기 제어 게이트 패턴은 탄탈륨 질화막 또는 차례로 적층된 탄탈륨 질화막 및 텅스텐막인 것을 특징으로 하는 메모리 반도체 장치.
  33. 제 25 항에 있어서,
    상기 게이트 패턴과 상기 불순물 영역 사이에 개재되는 하부 층간절연막 패턴을 더 포함하는 메모리 반도체 장치.
  34. 제 33 항에 있어서,
    상기 하부 층간절연막 패턴은 CVD 기술을 사용하여 형성되는 실리콘 산화막인 것을 특징으로 하는 메모리 반도체 장치.
  35. 제 25 항에 있어서,
    상기 소오스 라인으로 사용되는 불순물 영역은 상기 비트 라인으로 사용되는 불순물 영역과 평행한 것을 특징으로 하는 메모리 반도체 장치.
  36. 제 25 항에 있어서,
    상기 반도체기판에 형성되는, 상기 불순물 영역들과 평행한 소자분리막 패턴들을 더 포함하되,
    상기 소자분리막 패턴 양옆의 불순물 영역들의 폭은 실질적으로 동일한 것을 특징으로 하는 메모리 반도체 장치.
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