TWI520265B - 在半導體基底上形成自對準隔離溝槽的方法及半導體裝置 - Google Patents
在半導體基底上形成自對準隔離溝槽的方法及半導體裝置 Download PDFInfo
- Publication number
- TWI520265B TWI520265B TW102146985A TW102146985A TWI520265B TW I520265 B TWI520265 B TW I520265B TW 102146985 A TW102146985 A TW 102146985A TW 102146985 A TW102146985 A TW 102146985A TW I520265 B TWI520265 B TW I520265B
- Authority
- TW
- Taiwan
- Prior art keywords
- semiconductor substrate
- forming
- layer
- mask layer
- insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 71
- 239000000758 substrate Substances 0.000 title claims description 69
- 238000000034 method Methods 0.000 title claims description 58
- 238000002955 isolation Methods 0.000 title claims description 30
- 125000006850 spacer group Chemical group 0.000 claims description 28
- 239000003990 capacitor Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 15
- 230000004888 barrier function Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 6
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 6
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims 1
- 229910000449 hafnium oxide Inorganic materials 0.000 claims 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims 1
- 230000008569 process Effects 0.000 description 26
- 238000009413 insulation Methods 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 4
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910003468 tantalcarbide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Description
本發明涉及一種形成絕緣結構的方法，特別是指一種在半導體基底上形成自對準隔離溝槽的方法及半導體裝置。
記憶體，顧名思義是用來儲存資料/數據的半導體元件，一般在數位資料的儲存上習慣以位元(Bit)表示記憶體的容量，而記憶體內每個用於儲存資料的單元則是稱為記憶胞(cell)。隨著電腦微處理器的功能愈來愈複雜，軟體程式所進行的運算也愈來愈龐大，故記憶體的製作技術已成為半導體產業所不可忽略的重要技術之一。動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)係屬於一種揮發性記憶體，其為多個記憶胞所組成，每一個記憶胞包含一個電晶體與一個電容器，且每一個記憶胞係藉由字元線(Word Line,WL)與位元線(Bit Line,BL)彼此電性連接。
隨著半導體結構設計規則的複雜化，光學微影蝕刻技術勢必會朝向更小的線寬發展。對現今微影製程而言，在相同晶圓面積中元件密度提高(圖案的複雜度提高)以及線寬、線距大幅縮減的前提下，對準精確度的要求也變的越來越高。習知微影製程係在待蝕刻材料層上形成一層光阻層，之後再以投影曝光方式(Projection)，將光罩(Photo mask)上的圖案(Pattern)以重複
且步進(Step and repeat)或步進且掃描(Step and scan)方式轉移到晶圓上。
惟，基於上述製程所形成的圖案雖具有較佳的解析度，但此微影製程的複雜度高，且會受制於光罩對準位置、放大倍數(Magnification)誤差、步進機(stepper)和掃描機(Scanner)的對準正確性以及機械裝置間之搭配等問題，導致製程的裕度(Process window)變得更加緊縮，從而增加了對準上的困難度，甚至在製程上有可能造成缺陷(Defect)。
再者，金屬-絕緣物-金屬(metal-insulator-metal,MIM)電容器係眾多類型的電容器中常用的一種，但製作MIM電容器通常需要三層以上的光罩以及繁複的製程，因而容易對製程良率有不良影響(因為繁複的製程是良率降低的潛在性原因之一)。因此，對MIM電容器的製程而言，在減少光罩的使用上有著迫切的需求。
因此，本發明人有鑑於傳統DRAM之電容器製程實在有其改良之必要性，遂以其多年從事相關領域的設計及專業製造經驗，積極地針對增加電容器的電極接觸面的方式進行改良研究，在各方條件的審慎考慮下，終於開發出本發明。
本發明之主要目的，在於提供一種在半導體基底上形成自對準隔離溝槽的方法及半導體裝置，一方面可以降低對光罩的需求，另一方面隔離溝槽又可以利用自對準(Self-alignment)方式精確地形成於半導體基底中。
為達成上述目的及功效，本發明採用以下技術方案：一種在半導體基底上形成自對準隔離溝槽的方法，包括以下步驟：首先，提供一半導體基底，係具有複數個主動區域；接著，在每一主動區域內形成兩埋入式位元線及一相對設於該兩埋入式位元線上的絕緣結構；然後，在每一絕緣結構的側壁上形成一絕緣間隙壁；
最後，以該些絕緣間隙壁為自對準罩幕選擇性地移除該半導體基底，於該半導體基底中形成複數個隔離溝槽。
基於上述方法，本發明另提出一種半導體裝置，其包括一半導體基底、複數條埋入式位元線、複數個絕緣結構及複數個間隙壁。其中，該半導體基底具有複數個主動區域；該些埋入式位元線設置於該半導體基底中，且每一主動區域內含有兩埋入式位元線；該些絕緣結構設置於該半導體基底上，且每一主動區域的兩埋入式位元線上相對設有一絕緣結構；該些間隙壁分別設置於該些絕緣結構的側壁上，以暴露出該半導體基底的部分表面。
綜上所述，由於埋入式位元線和隔離溝槽皆形成於半導體基底中，因此可將記憶體單元面積降低至4F2。再者，所述埋入式位元線和隔離溝槽的製作係採用自對準製程而非微影製程，換言之，埋入式位元線和隔離溝槽的位置不需使用額外的光罩即可被精確地被定義於半導體基底上，因此本發明的方法可降低對光罩的需求以節省製程成本。
以上關於本發明內容的說明以及以下實施方式的說明係用以舉例並解釋本創作的原理，並且提供本發明之專利申請範圍進一步的解釋。
1‧‧‧半導體基底
10a‧‧‧位元線溝槽
10b‧‧‧隔離溝槽
S‧‧‧基板
11‧‧‧墊層
12‧‧‧第一遮罩層
13‧‧‧第二遮罩層
130‧‧‧第二開口
2a‧‧‧埋入式位元線
2b‧‧‧絕緣結構
21‧‧‧阻擋層
22‧‧‧襯層
220‧‧‧第一開口
23‧‧‧遮蔽體
24‧‧‧介電體
3‧‧‧絕緣間隙壁
AA‧‧‧主動區域
BL‧‧‧位元線區域
C‧‧‧電容器的平台區域
BLC‧‧‧位元線接觸窗的平台區域
圖1為本發明之在半導體基底上形成自對準隔離溝槽的方法之流程示意圖。
圖1A為本發明之形成埋入式位元線及絕緣結構的方法之流程示意圖。
圖2至7為本發明之在半導體基底上形成自對準隔離溝槽的方法之製程示意圖。
本發明主要提出一種在半導體基底上形成自對準隔離溝槽的新穎方法，此方法既可以免除使用額外的光罩來定義隔離溝槽的位置，又可以一併解決電容器(Capacitor)及位元線接觸窗(BL contact)等的平臺區域(Landing area)與埋入式位元線之間的對準問題，進而可大幅提升DRAM製程之良率。
請參考圖1，係為本發明之在半導體基底上形成自對準隔離溝槽的方法之流程示意圖，並請配合參考圖2至7，係分別為對應該方法之各步驟之製程示意圖。下文特舉一較佳實施例並配合所附圖式對本發明的方法作詳細說明如下，讓本領域的技術人員可由實施方式所揭露之內容而輕易了解本發明的特點和功效，並在不悖離本發明的精神下進行各種修飾與變更，以施行或應用本發明。
請配合參考圖2，本發明的方法首先進行步驟S10，提供一半導體基底1，係具有複數個主動區域(Active area)AA。具體而言，形成半導體基底1的方法包括：先準備一基板S，依次形成一墊層11於基板S上、形成一第一遮罩層12於墊層11上、及形成一第二遮罩層13於第一遮罩層12上。
在一實施例中，基板S可為矽基板或其他合適的半導體基板，墊層11可為墊氧化層(pad oxide)或墊氮化層(pad nitride)，而第一遮罩層12和第二遮罩層13的材質可分別為氮化矽和多晶矽，但本發明並不以此為限；在一變化實施例中，所述第一、第二遮罩層12、13的材質也可以根據蝕刻選擇比(Selectivity)而有所調整，舉例來說，遮罩的材質可為由氮化矽、氧化矽及多晶矽等所組成群組中的其中之一。
請參考圖1A，並請配合參考圖3至5，本發明接著進行步驟S12，係為本發明的關鍵步驟之一，在每一主動區域AA內形成兩埋入式位元線2a及一相對設於兩埋入式位元線2a上的絕緣結構2b(如圖5所示)。具體而言，形成埋入式位元線2a及絕緣結構2b的方法包括：先形成一阻擋層21於第二遮罩層13上並對其進
行圖案化處理(步驟S121)，圖案化的阻擋層21可界定出複數個位元線區域BL，而位元線區域BL係分別位於主動區域AA內(如圖3所示)；再來形成一襯層22以共形地覆蓋圖案化的阻擋層21(步驟S122)，其中襯層22形成有複數個第一開口220，係分別位於位元線區域BL內；而後形成複數個遮蔽體23於該些第一開口220內，並利用圖案化的阻擋層21與該些遮蔽體23作為自對準罩幕，以選擇性地依次移除襯層22、第二遮罩層13、第一遮罩層12、襯層22及基板S，藉以在每一位元線區域BL內形成兩位元線溝槽10a(步驟S123及S124)。
承上，在形成位元線溝槽10a後接著移除該些遮蔽體23與剩餘的襯層22，並利用圖案化的阻擋層21作為硬遮罩對第二遮罩層13進行圖案化，藉以在第二遮罩層13上形成複數個第二開口130，其中每一第二開口130係分別與兩位元線溝槽10a相對應(步驟S125)；最後形成一介電體24以填入該些第二開口130與相對應的位元線溝槽10a中，如此即可在每一主動區域AA內形成兩埋入式位元線2a及一位於其上方的絕緣結構2b(步驟S126)。
更詳細地說，於步驟S120中，阻擋層21可選擇為富含氧化物材質，並使用選擇性蝕刻方式將其圖案化；舉例來說，可先在阻擋層21上形成一圖案化光阻層(圖未示)後，再移除未被圖案化光阻層覆蓋的部分。於步驟S121中，襯層22可選擇為富含矽材質，例如氮化矽；較佳地，襯層22可使用原子層沉積(Atomic layer deposition,ALD)所形成，優點在於襯層22的厚度可控制在深次微米等級且均勻性極佳。於步驟S122中，遮蔽體23也可選擇為富含氧化物材質；較佳地，遮蔽體23可經由一回蝕方步驟(Etch back)而具有一適當厚度。
據此，於步驟S123中，可利用使用富含氧化物材質的阻擋層21與遮蔽體23作為自對準罩幕，並使用電漿蝕刻(Plasma etching)或反應性離子蝕刻(Reactive ion etching)方式移除富含矽材質的
襯層22與半導體基底1以形成位元線溝槽10a而不需透過光罩；其中，蝕刻氣體可選用含溴化氫(HBr)氣體與含氧(O2)氣體的混合氣體，原因在於含溴化氫氣體對富含矽材質的襯層22與半導體基底1有良好的選擇性，因而可減少蝕刻過程中對其他層的影響。
請配合參考圖6，本發明隨後進行步驟S13，係為本發明的另一關鍵步驟，在每一絕緣結構2b的側壁上形成一絕緣間隙壁3。具體而言，絕緣間隙壁3的材質可為氧化矽、氮化矽或碳化矽，而形成絕緣間隙壁3的方法包括：先全面性地沉積間隙壁材料於半導體基底1上後，再利用乾式蝕刻法回蝕此間隙壁材料，以於絕緣結構2b的側壁上留下絕緣間隙壁3並暴露部分半導體基底1。
請配合參考圖7，本發明最後進行步驟S14，利用該些絕緣間隙壁3作為自對準罩幕移除半導體基底1，以於半導體基底1中形成複數個隔離溝槽10b，成為相鄰的主動區域AA的埋入式位元線2a之間的優良絕緣結構。值得注意的是，本發明在利用自對準方式形成隔離溝槽10b的同時，更同時定義出了電容器與位元線接觸窗的平臺區域(Landing area)C、BLC；進一步從每一主動區域AA來看，所述位元線接觸窗的平臺區域BLC係位於兩埋入式位元線2a之間，所述電容器的平臺區域C則係位於埋入式位元線2a與鄰近的隔離溝槽10b之間，且寬度約等同於絕緣間隙壁3的最大寬度。
請復參考圖6及7，所述在半導體基底上形成自對準隔離溝槽的方法之技術特徵已詳述如上，於是本發明又提供一種半導體裝置，包括一半導體基底1、複數條埋入式位元線2a、複數個絕緣結構2b及複數個絕緣間隙壁3。
在本具體實施例中，半導體基底1具有複數個主動區域AA，該些埋入式位元線2a設置於半導體基底1中，且每一主動區域AA內含有兩埋入式位元線2a；該些絕緣結構2b間隔地設置於半
導體基底1上，且每一主動區域AA內的兩埋入式位元線2a上相對設有一絕緣結構2b；該些絕緣間隙壁3分別設置於該些絕緣結構2b的側壁上並暴露出半導體基底1的部分表面。需說明的是，所述半導體基底1中半導體基底1、複數條埋入式位元線2a、複數個絕緣結構2b及複數個絕緣間隙壁3的成型方式可以如前文所述，故不再重覆。
是以，相較於傳統利用光罩以定義出絕緣結構位置的製程，本發明在半導體基底上形成自對準隔離溝槽的方法至少具有下列優點：
1.根據上述實施例，由於埋入式位元線和隔離溝槽皆形成於半導體基底中，因此可將記憶體單元面積降低至4F2。再者，所述埋入式位元線和隔離溝槽的製作係採用自對準製程而不是採用微影製程，換言之，埋入式位元線和隔離溝槽的位置不需使用額外的光罩即可被精確地被定義於半導體基底上，因此本發明的方法可降低對光罩的需求以節省製程成本。
2.進一步言之，本發明的方法透過使用絕緣間隙壁來當作形成隔離溝槽的自對準罩幕，除了製程簡單外，還可防止電容器的平臺區域因為光罩未對準而發生位置偏移或面積過小等問題，因此本發明的方法可有效提升製程良率，且有助於記憶體元件之微型化。
3.承上，本發明之半導體裝置因為藉由絕緣間隙壁來當作自對準罩幕，因此很容易透過調整製程參數以控制電容器的平臺區域的面積，進而由後續步驟所製成之電容器等元件具有良好的一致性。
綜上所述，本發明實已符合新型專利之要件，依法提出申請。惟以上所揭露者，僅為本發明較佳實施例而已，自不能以此限定本案的權利範圍，因此依本案申請範圍所做的均等變化或修飾，仍屬本案所涵蓋的範圍。
S‧‧‧基板
11‧‧‧墊層
12‧‧‧第一遮罩層
2a‧‧‧埋入式位元線
2b‧‧‧絕緣結構
3‧‧‧絕緣間隙壁
Claims (8)
- 一種在半導體基底上形成自對準隔離溝槽的方法，包括以下步驟：提供一半導體基底，係具有複數個主動區域；在每一主動區域內形成兩埋入式位元線及一相對設於該兩埋入式位元線上的絕緣結構；在每一絕緣結構的側壁上形成一絕緣間隙壁；及以該些絕緣間隙壁為自對準罩幕選擇性地移除該半導體基底，於該半導體基底中形成複數個隔離溝槽；其中，於該提供一半導體基底的步驟中，更進一步包括以下步.驟：形成一墊層於一基板上；形成一第一遮罩層於該墊層上；及形成一第二遮罩層於該第一遮罩層上。
- 如請求項1所述的在半導體基底上形成自對準隔離溝槽的方法，其中於該在每一主動區域內形成兩埋入式位元線及一相對設於該兩埋入式位元線上的絕緣結構的步驟中，更進一步包括以下步驟：形成一圖案化的阻擋層於該第二遮罩層上，用以界定出複數個位元線區域，係分別位於該些主動區域內；形成一襯層共形地覆蓋該圖案化的阻擋層，其中該襯層形成有複數個第一開口，係分別位於該些位元線區域內；形成複數個遮蔽體於該些第一開口內；以該圖案化的阻擋層與該些遮蔽體為自對準罩幕選擇性地移除該襯層、該第二遮罩層、該第一遮罩層、該墊層及該基板，於每一位元線區域內形成兩位元線溝槽；完全移除該些遮蔽體與剩餘的襯層，並以該圖案化的阻擋層為硬遮罩對該第二遮罩層進行圖案化，於該第二遮罩層上形成 複數個第二開口，其中每一第二開口係與兩位元線溝槽相對應；形成一介電體以填入該些第二開口與該些位元線溝槽中。
- 如請求項2所述的在半導體基底上形成自對準隔離溝槽的方法，其中於該形成複數個遮蔽體於該些第一開口內的步驟中，更進一步包括步驟回蝕該些遮蔽體至一所預厚度。
- 如請求項1所述的在半導體基底上形成自對準隔離溝槽的方法，其中於該在每一絕緣結構的側壁上形成一絕緣間隙壁的步驟中，更進一步包括以下步驟：全面性地沉積一間隙壁材料於半導體基底上；及以乾蝕刻方式回蝕該間隙壁材料，以形成該些絕緣間隙壁並暴露出該半導體基底的部分表面。
- 一種半導體裝置，包括：一半導體基底，具有複數個主動區域，其中該半導體基底包括一基板、一位成於該基板上的墊層、一位於該墊層上的第一遮罩層及一位於該第一遮罩層上的第二遮罩層；複數條埋入式位元線，設置於該半導體基底中，其中每一主動區域內含有兩埋入式位元線；複數個絕緣結構，設置於該半導體基底上，其中每一主動區域的兩埋入式位元線上設有一絕緣結構；及複數個絕緣間隙壁，分別設置於該些絕緣結構的側壁上，以暴露出該半導體基底的部分表面。
- 如請求項5所述的半導體裝置，其中該墊層為一墊氧化層或一墊氮化層，該第一遮罩層的材質為氮化矽、氧化矽或多晶矽，該第二遮罩層的材質為氮化矽、氧化矽或多晶矽。
- 如請求項5所述的半導體裝置，其中該半導體基底還具有複數個隔離溝槽，係以自對準方式由該半導體基底所暴露出的部分表面蝕刻貫穿該第二遮罩層、該第一遮罩層、該墊層至部分該 基板而成型。
- 如請求項5所述的半導體裝置，其中每一絕緣間隙壁具有一最大寬度，用以在該半導體基底中定義出至少一電容器的平台區域，且每一主動區域內的兩埋入式位元線用以在該半導體基底中定義出一位元線接觸窗的平台區域。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102146985A TWI520265B (zh) | 2013-12-18 | 2013-12-18 | 在半導體基底上形成自對準隔離溝槽的方法及半導體裝置 |
| US14/251,765 US9230967B2 (en) | 2013-12-18 | 2014-04-14 | Method for forming self-aligned isolation trenches in semiconductor substrate and semiconductor device |
| US14/733,047 US20150294972A1 (en) | 2013-12-18 | 2015-06-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW102146985A TWI520265B (zh) | 2013-12-18 | 2013-12-18 | 在半導體基底上形成自對準隔離溝槽的方法及半導體裝置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201526159A TW201526159A (zh) | 2015-07-01 |
| TWI520265B true TWI520265B (zh) | 2016-02-01 |
Family
ID=53369503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102146985A TWI520265B (zh) | 2013-12-18 | 2013-12-18 | 在半導體基底上形成自對準隔離溝槽的方法及半導體裝置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US9230967B2 (zh) |
| TW (1) | TWI520265B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9911652B1 (en) * | 2017-03-29 | 2018-03-06 | International Business Machines Corporation | Forming self-aligned vias and air-gaps in semiconductor fabrication |
| TWI830489B (zh) * | 2022-11-09 | 2024-01-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842558B2 (en) * | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
| KR100900301B1 (ko) * | 2007-04-27 | 2009-06-02 | 삼성전자주식회사 | 매몰된 비트 라인을 구비하는 메모리 반도체 장치 및 그제조 방법 |
-
2013
- 2013-12-18 TW TW102146985A patent/TWI520265B/zh active
-
2014
- 2014-04-14 US US14/251,765 patent/US9230967B2/en active Active
-
2015
- 2015-06-08 US US14/733,047 patent/US20150294972A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20150171162A1 (en) | 2015-06-18 |
| US9230967B2 (en) | 2016-01-05 |
| TW201526159A (zh) | 2015-07-01 |
| US20150294972A1 (en) | 2015-10-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8120103B2 (en) | Semiconductor device with vertical gate and method for fabricating the same | |
| TWI477999B (zh) | 使用間隔物圖案技術以製造半導體裝置之方法 | |
| US8465908B2 (en) | Method for forming fine patterns of semiconductor device | |
| CN109920730B (zh) | 一种图案化方法 | |
| JP2009158913A (ja) | 半導体素子の微細パターン形成方法 | |
| WO2022205739A1 (zh) | 一种图案化方法及半导体结构 | |
| JP2016033968A (ja) | 半導体装置の製造方法 | |
| US20220328494A1 (en) | Memory forming method and memory | |
| CN112447603B (zh) | 半导体存储器的形成方法 | |
| JP5690489B2 (ja) | 半導体素子の形成方法 | |
| WO2021175157A1 (zh) | 有源区阵列的形成方法及半导体结构 | |
| US20120091554A1 (en) | Semiconductor device and method for manufacturing the same | |
| US20220028730A1 (en) | Semiconductor structure and method for manufacturing same | |
| TWI520265B (zh) | 在半導體基底上形成自對準隔離溝槽的方法及半導體裝置 | |
| US20230230842A1 (en) | Patterning method and method of manufacturing semiconductor structure | |
| US20090170336A1 (en) | Method for forming pattern of semiconductor device | |
| TWI530992B (zh) | 以免光罩方式定義位元線溝槽之半導體基底及其製造方法 | |
| US11862513B2 (en) | Manufacturing method of semiconductor structure | |
| TW201947326A (zh) | 包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置 | |
| CN115274426A (zh) | 半导体结构及其制作方法 | |
| CN112447582B (zh) | 在衬底中形成沟槽隔离结构的方法 | |
| CN115377010A (zh) | 半导体结构的形成方法及半导体结构 | |
| CN110890328B (zh) | 半导体存储器的形成方法 | |
| WO2022100131A1 (zh) | 一种半导体结构及其形成方法 | |
| US11309183B2 (en) | Semiconductor structure and forming method thereof |