JP2009158913A - 半導体素子の微細パターン形成方法 - Google Patents
半導体素子の微細パターン形成方法 Download PDFInfo
- Publication number
- JP2009158913A JP2009158913A JP2008187329A JP2008187329A JP2009158913A JP 2009158913 A JP2009158913 A JP 2009158913A JP 2008187329 A JP2008187329 A JP 2008187329A JP 2008187329 A JP2008187329 A JP 2008187329A JP 2009158913 A JP2009158913 A JP 2009158913A
- Authority
- JP
- Japan
- Prior art keywords
- etching mask
- film
- pattern
- forming
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】露光装備の解像度以下に稠密に配列されたマトリックス状の目標パターンを定義するためのハードマスクパターンを形成すること。
【解決手段】半導体基板上に目標パターンの第1のピッチより2倍大きい第2のピッチを有する第1のエッチングマスクパターンを列方向に形成する段階と、第1のエッチングマスクパターンの表面を含む半導体基板上に補助膜を形成する段階と、補助膜を含む半導体基板上にエッチングマスク膜を形成する段階と、エッチングマスク膜、補助膜及び第1のエッチングマスクパターンを行方向に隔離させ、エッチングマスク膜を第1のエッチングマスクパターン間に残留させて第2のピッチを有する第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階、及び第1及び第2のエッチングマスクパターン間の補助膜を除去する段階を含む。
【選択図】図6
【解決手段】半導体基板上に目標パターンの第1のピッチより2倍大きい第2のピッチを有する第1のエッチングマスクパターンを列方向に形成する段階と、第1のエッチングマスクパターンの表面を含む半導体基板上に補助膜を形成する段階と、補助膜を含む半導体基板上にエッチングマスク膜を形成する段階と、エッチングマスク膜、補助膜及び第1のエッチングマスクパターンを行方向に隔離させ、エッチングマスク膜を第1のエッチングマスクパターン間に残留させて第2のピッチを有する第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階、及び第1及び第2のエッチングマスクパターン間の補助膜を除去する段階を含む。
【選択図】図6
Description
本発明は、半導体素子の微細パターン形成方法に関するものであり、マトリックス状に配列された目標パターンを定義するための半導体素子の微細パターン形成方法に関するものである。
半導体基板にはトランジスタのような多数の半導体素子が形成され、半導体素子を電気的に連結させるために金属配線が形成される。金属配線と半導体基板の接合領域(例えば、トランジスタのソースまたはドレイン)はコンタクトプラグにより電気的に連結される。
DRAM素子の場合には、半導体基板にトランジスタを形成してストレージノードコンタクトプラグを形成し、このため、コンタクトプラグを形成する前に層間絶縁膜を形成した後、コンタクトホールを形成する。DRAMは、メモリセルアレイの配列に従って様々に区分されるが、6F2 DRAM素子はセル領域で活性領域がマトリックス状に配列される。特に、活性領域が長方形で形成される。
一方、素子の集積度が高くなるにつれて6F2 DRAM素子において活性領域のサイズや間隔は露光装備の解像度(resolution)の限界以下のピッチを有するようになる。これにより、活性領域を定義するためのフォトレジストパターン形成時にフォトレジスト膜に対する露光工程を2回に渡って行わなければならない。これにより、工程単価が高くなり、解像度の尺度であるk1を0.20以下に減少させ難い。
本発明が提示する半導体素子の微細パターン形成方法は、平面上で垂直方向と水平方向にライン状のパターニング工程のみを行って露光装備の解像度以下に稠密に配列されたマトリックス状の目標パターン(例えば、DRAMの活性領域)を定義するためのハードマスクパターンを形成することができる。
本発明の第1の実施例による半導体素子の微細パターン形成方法は、半導体基板上に目標パターンの第1のピッチより2倍大きい第2のピッチを有する第1のエッチングマスクパターンを列方向に形成する段階と、第1のエッチングマスクパターンの表面を含む半導体基板上に補助膜を形成する段階と、補助膜を含む半導体基板上にエッチングマスク膜を形成する段階と、エッチングマスク膜、補助膜及び第1のエッチングマスクパターンを行方向に隔離させ、エッチングマスク膜を第1のエッチングマスクパターン間に残留させて第2のピッチを有する第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階、及び第1及び第2のエッチングマスクパターン間の補助膜を除去する段階を含む。
本発明の第2の実施例による半導体素子の微細パターン形成方法は、半導体基板上に第1のエッチングマスクパターンを形成する段階と、第1のエッチングマスクパターンの表面を含む半導体基板上に補助膜を形成する段階と、補助膜を含む半導体基板上にエッチングマスク膜を形成する段階と、エッチングマスク膜、補助膜及び第1のエッチングマスクパターンを第1のエッチングマスクパターンと交差する方向に隔離させ、エッチングマスク膜を第1のエッチングマスクパターンの側壁に形成された補助膜の間の空間に残留させて第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階、及び第1及び第2のエッチングマスクパターン間の補助膜を除去する段階を含む。
本発明の第3の実施例による半導体素子の微細パターン形成方法は、半導体基板上に列方向に第1のエッチングマスクパターンを形成する段階と、第1のエッチングマスクパターンの表面を含む半導体基板上に補助膜を形成する段階と、補助膜を含む半導体基板上にエッチングマスク膜を形成する段階と、エッチングマスク膜、補助膜及び第1のエッチングマスクパターンを行方向に隔離させ、エッチングマスク膜を隔離された第1のエッチングマスクパターンの側壁に形成された補助膜の間の空間に残留させて第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階、及び第1及び第2のエッチングマスクパターン間の補助膜を除去する段階を含む。
本発明の第4の実施例による半導体素子の微細パターン形成方法は、半導体基板上にハードマスク膜及び第1のエッチングマスク膜を形成する段階と、第1のエッチングマスク膜をパターニングして列方向に第1のエッチングマスクパターンを形成する段階と、第1のエッチングマスクパターンの表面を含むハードマスク上に補助膜を形成する段階と、補助膜を含む半導体基板上に第2のエッチングマスク膜を形成する段階と、第2のエッチングマスク膜、補助膜及び第1のエッチングマスクパターンを行方向に隔離させ、第2のエッチングマスク膜を第1のエッチングマスクパターンの側壁に形成された補助膜の間の空間に残留させて第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階、第1及び第2のエッチングマスクパターン間の補助膜を除去する段階、及び第1及び第2のエッチングマスクパターンを用いたエッチング工程でハードマスク膜をエッチングしてハードマスクパターンを形成する段階を含む。
上記実施例において、第1のエッチングマスクパターンのピッチと第2のエッチングマスクパターンのピッチが目標パターンのピッチより2倍大きい。第1のエッチングマスクパターンの側壁に形成される補助膜の膜厚により第1及び第2のエッチングマスクパターンの間隔が決定される。第1のエッチングマスクパターンの側壁に形成される補助膜の膜厚が活性領域の行方向の間隔に対応する。第1及び第2のエッチングマスクパターンの幅が活性領域の単方向の幅に対応する。第1のエッチングマスクパターンが隔離される間隔が活性領域の列方向の間隔に対応する。エッチング工程により隔離された第1のエッチングマスクパターンの長さが活性領域の長方向の長さに対応する。エッチング工程により隔離された第1のエッチングマスクパターンの長さが幅の2倍になり得る。
上記実施例において、第1のエッチングマスクパターンを形成する段階は、第1のエッチングマスク膜上にフォトレジストパターンを形成する段階と、フォトレジストパターンを用いたエッチング工程で第1のエッチングマスク膜をエッチングして第1のエッチングマスクパターンを形成する段階、及びフォトレジストパターンが除去されるようにハードマスク膜をさらにエッチングする段階を含む。
上記実施例において、エッチング工程を行う段階は、第1のエッチングマスクパターンと交差する方向にエッチングマスク膜及び補助膜が隔離されるようにエッチングマスク膜及び補助膜をエッチングする段階、及び補助膜間に露出された第1のエッチングマスクパターンをエッチングし、隔離されたエッチングマスク膜が第1のエッチングマスクパターンの側壁に形成された補助膜間に残留するようにエッチングマスク膜をエッチングして第2のエッチングマスクパターンを形成する段階を含む。
上記実施例において、エッチング工程を行う段階は、第1のエッチングマスクパターンと交差する方向に第2のエッチングマスク膜及び補助膜が隔離されるように第2のエッチングマスク膜及び補助膜をエッチングする段階、及び補助膜間に露出された第1のエッチングマスクパターンをエッチングし、隔離された第2のエッチングマスク膜が第1のエッチングマスクパターンの側壁に形成された補助膜間に残留するように第2のエッチングマスク膜をエッチングして第2のエッチングマスクパターンを形成する段階を含む。
上記実施例において、第1及び第2のエッチングマスクパターンは同一の物質で形成されることが望ましく、Si含有Barc膜で形成することができる。補助膜はカーボンポリマー膜で形成することが望ましく、補助膜はO2プラズマを用いるエッチング工程で除去することができる。ハードマスク膜はカーボン膜で形成することができる。
上述したように、本発明による効果は、次の通りである。
第1に、第1のエッチングマスクパターンを形成するために実施される露光工程時に目標パターンより2倍大きいピッチを有するフォトレジストパターンを形成するため、露光装備の解像度より微細なパターンを形成することができる。
第2に、第1のエッチングマスクパターン間に第2のエッチングマスクパターンを自動整列方式で形成することにより、整列誤差が発生するのを防止することができる。
第3に、第1及び第2のエッチングマスクパターンの間隔を第1のエッチングマスクパターンの側壁に形成される補助膜の膜厚で制御することができる。従って、第1及び第2のエッチングマスクパターンの間隔をより正確に制御することができる。
第4に、第1のエッチングマスクパターン、補助膜及び第2のエッチングマスクパターンをSi含有Barc膜やカーボンポリマー膜のように透明な膜で形成する場合、後続の露光工程時にオーバーレイバーニアのような整列キーを露出させるためのキーオープン工程を省略することができる。
第5に、Si含有Barc膜のエッチング工程とカーボンポリマー膜の蒸着工程を同一の装備内で真空状態を維持すれば、連続的なイン-サイチュ(In-situ)方式で行うことができるため、工程条件を安定的に維持することができ、工程時間を減らすことができる。
第6に、Si含有Barc膜をスピンコーティング方式で形成すれば、埋め込み特性が向上するため、アスペクト比が大きい微細パターン間の空間にもボイドなくSi含有Barc膜を容易に形成することができる。
第7に、従来はマトリックス状に配列される活性領域を定義するために奇数番目の行と奇数番目の列に位置する活性領域を定義するための第1のマスクと偶数番目の行と偶数番目の列に位置する活性領域を定義するための第2のマスクを用いて露光工程を行った。これにより2つのマスクを用いるため、整列誤差に問題が発生することがある。しかし、本発明では、パターニング工程が水平方向と垂直方向に一回ずつ進行されるため、整列誤差が発生しても目標パターン(活性領域)の幅と間隔を正確に制御することができる。即ち、整列誤差によるパターン不良を防止することができる。
第8に、DRAMにおいてコンタクトアレイをDEET(Double Expose & Etch Tech)で具現するためには、チェックボード(Check board)の形態でマスクを2枚に分離しなければならない。チェックボードタイプのコンタクトアレイを露光装備でデファイン(define)するためには、2次元で対称である形態の照明(Illumination)を適用しなければならないため、解像度が落ちる。これによりDEETで具現することができるk1は0.20以上である。しかし、本発明では、ライン状を露光装備でデファイン(define)するため、双極子(dipole)のような強い照明を適用してk1を0.14まで具現することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が次に詳述する実施例により限定されるものではない。単に本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
一方、ある膜が他の膜または半導体基板の‘上’にあると記載される場合、上記ある膜は上記他の膜または半導体基板に直接接触して存在することができ、またはその間に第3の膜が介在されることができる。また、図面において各層の厚さや大きさは、説明の便宜及び明確性のために誇張された。図面上において同一符号は、同一の要素を指す。
図1乃至図6は、本発明の実施例による半導体素子のハードマスクパターン形成方法を説明するための図面である。
図1を参照すれば、半導体基板101上にハードマスク膜103、第1のエッチングマスク膜105、第1の反射防止膜107及び第1のフォトレジストパターン109を形成する。ハードマスク膜103を形成する前に酸化膜のようなバッファ膜をさらに形成することができる。ここで、ハードマスク膜103はカーボン膜で形成することが望ましく、カーボン膜はスピンコーティング方式を適用して形成することができる。第1のエッチングマスク膜105は、Si含有Barc(Bottom anti reflection coating)膜で形成することが望ましい。第1の反射防止膜107は、第1のフォトレジストパターン109を形成するための露光工程時に乱反射を抑制するために形成される。第1のエッチングマスク膜105が反射防止機能を行うことができれば、第1の反射防止膜107は省略可能である。
上記において、長方形の目標パターンがマトリックス状に配列され、このような目標パターンを定義するためのハードマスクパターンを形成する場合を例として説明する。即ち、マトリクス状に配列された長方形のハードマスクパターンが形成される場合を例として説明する。マトリックス状のハードマスクパターンは、6F2 DRAMの製造工程で活性領域を定義するために用いられ、この場合、ハードマスクパターンは、素子分離領域の半導体基板をエッチングするためのエッチング工程時に素子分離マスクとして用いられる。
活性領域(Active Region; AR)は、マトリックス状に配列され、長方形で定義される。活性領域ARの長方向の長さLは、単方向の幅Wより長く、2倍になり得る。第1のフォトレジストパターン109は、一方向に平行に形成される。具体的に例を挙げて説明すれば、6F2 DRAM素子の場合、奇数番目(または偶数番目)の列に位置する活性領域AR上に活性領域ARの長方向と平行な方向に形成される。従って、第1のフォトレジストパターン109のピッチP2は、活性領域ARの行方向のピッチP1の2倍となる。また、第1のフォトレジストパターン109の幅が活性領域ARの幅を決定する。
図2を参照すれば、第1のフォトレジストパターン109を用いたエッチング工程で第1の反射防止膜107及び第1のエッチングマスク膜105をパターニングして第1のエッチングマスクパターン105aを形成する。第1のフォトレジストパターン109の形態により、第1のエッチングマスクパターン105aも奇数番目(または偶数番目)の行(または列)の活性領域AR上から一方向に平行にパターニングされ、第1のエッチングマスクパターン105aのピッチP2は活性領域ARのピッチの2倍となる。また、第1のエッチングマスクパターン105aの幅は活性領域ARの幅を決定する。
一方、第1のエッチングマスクパターン105aを形成した後、第1のフォトレジストパターン109及び第1の反射防止膜107を残留させた状態で後続工程を進行することができるが、後続の熱工程により第1のフォトレジストパターン109及び第1の反射防止膜107が変性されてパターンが崩壊することがある。従って、第1のフォトレジストパターン109及び第1の反射防止膜107を除去することが望ましい。
第1のフォトレジストパターン109及び第1の反射防止膜107を除去するために追加でエッチング工程を行うことができる。また、第1のエッチングマスク膜105をエッチングして第1のエッチングマスクパターン105aを形成し、ハードマスク膜103の露出された部分をさらにエッチングすれば、エッチング選択比に差があっても第1のフォトレジストパターン109及び第1の反射防止膜107を共に除去することができる。
後者の場合、第1のエッチングマスクパターン105aを形成した後、後続工程(例えば、第2のエッチングマスク膜形成工程)を行う前に行うハードベーク工程を省略することができる。また、第1のエッチングマスクパターン105aを形成するためのエッチング工程と第2のエッチングマスク膜形成工程を同一のチャンバ内で真空状態を維持しながら連続的に行うイン-サイチュ(In-situ)方式で行うことができる。
一方、第1のフォトレジストパターン109または第1の反射防止膜107の一部が残留しても残留する量が少ないため、後続の熱工程によりパターン崩壊が発生するのを防止することができる。
露出されたハードマスク膜103の一部をエッチングすることにより、ハードマスク膜103にはトレンチが形成される。
図3を参照すれば、露出された第1のエッチングマスクパターン105aの表面を含むハードマスク膜103上に補助膜111を形成する。補助膜111は、カーボンポリマーで形成することが望ましい。
補助膜111は第1のエッチングマスクパターン105aにより発生した段差が維持される程度の厚さで形成する。特に、第1のエッチングマスクパターン105aの側壁に形成される補助膜111の厚さは後続工程で活性領域の一方向の間隔を決定するため、活性領域の一方向の間隔により補助膜111の厚さを調節することが望ましい。補助膜111が段差が維持される程度の厚さで形成されることにより、第1のエッチングマスクパターン105a間の補助膜111には活性領域ARの幅に対応するトレンチのような凹部111aが発生する。即ち、補助膜111の凹部に対応するリセスの幅が活性領域の幅となる。
図4を参照すれば、第1のエッチングマスクパターン105aの側壁に形成された補助膜111間の空間(即ち、リセスまたは凹部)が満たされるように補助膜111を含む半導体基板101上に第2のエッチングマスク膜113を形成する。第2のエッチングマスク膜113上には第2の反射防止膜115を形成する。第2の反射防止膜115上には第2のフォトレジストパターン117を形成する。
第2のエッチングマスク膜113は、後続工程を容易にするために、第1のエッチングマスクパターン105aと同一の物質で形成することが望ましい。即ち、第2のエッチングマスク膜113は、Si含有BARC膜で形成することができる。図1で説明した通り、第2のエッチングマスク膜113が第2のフォトレジストパターン117を形成するための露光工程時に乱反射防止機能を行うことができる場合、第2の反射防止膜115は省略可能である。
第2のフォトレジストパターン117は、第1のフォトレジストパターン(図1の109)と交差する方向に形成され、第2のフォトレジストパターン117の幅より2倍広い幅で形成される。具体的に例を挙げて説明すれば、6F2 DRAM素子の場合、第2のフォトレジストパターン117は、列方向の活性領域AR上で第1のフォトレジストパターン(図1の109)と交差する方向に平行に形成される。第2のフォトレジストパターン117の行方向のピッチは活性領域ARの行方向間のピッチと同一である。また、第2のフォトレジストパターン117の幅Lは、活性領域ARの長方向の長さ(図1のL)に対応する。
図5を参照すれば、第2のフォトレジストパターン117を用いたエッチング工程で第2の反射防止膜115及び第2のエッチングマスク膜113をエッチングする。次いで、第2のフォトレジストパターン117間に露出された補助膜111をエッチングする。補助膜111をエッチングする時、第2のフォトレジストパターン117及び第2の反射防止膜115とのエッチング選択比が同一であるようにエッチング工程の条件を調節することにより、第2のフォトレジストパターン117と第2の反射防止膜115を共に除去することができる。もし、第2のフォトレジストパターン117及び第2の反射防止膜115が残留すけば、追加でエッチング工程を行って第2のフォトレジストパターン117及び第2の反射防止膜115を除去する。これにより、補助膜111は行方向に隔離される。
次いで、第2のフォトレジストパターン117が除去された後、露出された第2のエッチングマスク膜113と補助膜111との間に露出された第1のエッチングマスクパターン105aをエッチングする。これにより、第1のエッチングマスクパターン105aは、列方向に隔離される。また、第2のエッチングマスク膜113は、第1のエッチングマスクパターン105aの側壁に形成された補助膜111間の段差が低い凹部にのみ残留する。これにより、第2のエッチングマスクパターン113aが第1のエッチングマスクパターン105a間に自動整列されて形成される。即ち、第1のエッチングマスクパターン105aは、奇数番目(または偶数番目)の列の活性領域上にのみ残留し、第2のエッチングマスクパターン113aは偶数番目(または奇数番目)の列の活性領域上にのみ残留する。
第2のエッチングマスクパターン113aは、第1のエッチングマスクパターン105a間に平行に形成され、第1のエッチングマスクパターン105aのように、目標パターンのピッチより2倍大きいピッチP3を有する。第2のエッチングマスクパターン113aの幅Wは活性領域の幅に対応する。
一方、第1のエッチングマスクパターン105aと第2のエッチングマスクパターン113aの間隔は、第1のエッチングマスクパターン105aの側壁に形成された補助膜111の厚さにより自動的に決められる。特に、第1のエッチングマスクパターン105aの両側壁に形成された補助膜111の厚さが均一であれば、第1のエッチングマスクパターン105a間の中央に第2のエッチングマスクパターン113aが自動整列される。第2のエッチングマスクパターン113aが形成されることにより、第1のエッチングマスクパターン105aの側壁及び上部に形成された補助膜111が露出される。
図6を参照すれば、第1のエッチングマスクパターン105a及び第2のエッチングマスクパターン113a間の補助膜111を除去する。補助膜111は、O2プラズマを用いたエッチング工程で除去することができる。この時、第1のエッチングマスクパターン105aの上部の補助膜111も共に除去される。補助膜111が除去されることにより、第1及び第2のエッチングマスクパターン105a及び113a間のハードマスク膜103が露出される。ハードマスク膜103の露出された部分を除去してハードマスクパターン103aを形成する。ハードマスクパターン103aは、活性領域AR上にのみ残留する。以下、図面には示されていないが、ハードマスクパターン103aを用いたエッチング工程で半導体基板101をエッチングして素子分離領域にトレンチを形成することができる。
上記では、第1及び第2のエッチングマスクパターン105a及び113aを用いるエッチング工程でハードマスク膜103をパターニングしてハードマスクパターン103aを形成した後、ハードマスクパターン103aを用いるエッチング工程で半導体基板101をエッチングした。しかし、ハードマスク膜103を用いずに、第1及び第2のエッチングマスクパターン105a及び113aを用いたエッチング工程で半導体基板101を直接エッチングすることができる。この場合、ハードマスク膜103の形成工程とエッチング工程を省略することができる。
本発明は、半導体素子の微細パターン形成方法に関するものであり、マトリックス状に配列された目標パターンを定義するための半導体素子の微細パターン形成方法に利用する。
101 :半導体基板
103 :ハードマスク膜
103a :ハードマスクパターン
105 :第1のエッチングマスク膜
105a :第1のエッチングマスクパターン
107 :第1の反射防止膜
109 :第1のフォトレジストパターン
111 :補助膜
111a :補助膜に発生した凹部、トレンチ
113 :第2のエッチングマスク膜
113a :第2のエッチングマスクパターン
115 :第2の反射防止膜
117 :第2のフォトレジストパターン
AR :目標パターン領域、活性領域
L :目標パターンの長さ、活性領域の長方向の長さ
W :目標パターンの幅、活性領域の単方向の幅
P1 :目標パターンのピッチ、活性領域のピッチ
P2 :第1のエッチングマスクパターンのピッチ
P3 :第2のエッチングマスクパターンのピッチ
103 :ハードマスク膜
103a :ハードマスクパターン
105 :第1のエッチングマスク膜
105a :第1のエッチングマスクパターン
107 :第1の反射防止膜
109 :第1のフォトレジストパターン
111 :補助膜
111a :補助膜に発生した凹部、トレンチ
113 :第2のエッチングマスク膜
113a :第2のエッチングマスクパターン
115 :第2の反射防止膜
117 :第2のフォトレジストパターン
AR :目標パターン領域、活性領域
L :目標パターンの長さ、活性領域の長方向の長さ
W :目標パターンの幅、活性領域の単方向の幅
P1 :目標パターンのピッチ、活性領域のピッチ
P2 :第1のエッチングマスクパターンのピッチ
P3 :第2のエッチングマスクパターンのピッチ
Claims (20)
- 半導体基板上に目標パターンの第1のピッチより2倍大きい第2のピッチを有する第1のエッチングマスクパターンを列方向に形成する段階;
前記第1のエッチングマスクパターンの表面を含む前記半導体基板上に補助膜を形成する段階;
前記補助膜を含む前記半導体基板上にエッチングマスク膜を形成する段階;
前記エッチングマスク膜、前記補助膜、前記第1のエッチングマスクパターンを行方向に隔離させ、前記エッチングマスク膜を前記第1のエッチングマスクパターン間に残留させて前記第2のピッチを有する第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階;及び
前記第1及び第2のエッチングマスクパターン間の前記補助膜を除去する段階を含む半導体素子の微細パターン形成方法。 - 半導体基板上に第1のエッチングマスクパターンを形成する段階;
前記第1のエッチングマスクパターンの表面を含む前記半導体基板上に補助膜を形成する段階;
前記補助膜を含む前記半導体基板上にエッチングマスク膜を形成する段階;
前記エッチングマスク膜、前記補助膜、前記第1のエッチングマスクパターンを前記第1のエッチングマスクパターンと交差する方向に隔離させ、前記エッチングマスク膜を前記第1のエッチングマスクパターンの側壁に形成された補助膜の間の空間に残留させて第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階;及び
前記第1及び第2のエッチングマスクパターン間の前記補助膜を除去する段階を含む半導体素子の微細パターン形成方法。 - 半導体基板上に列方向に第1のエッチングマスクパターンを形成する段階;
前記第1のエッチングマスクパターンの表面を含む前記半導体基板上に補助膜を形成する段階;
前記補助膜を含む前記半導体基板上にエッチングマスク膜を形成する段階;
前記エッチングマスク膜、前記補助膜及び前記第1のエッチングマスクパターンを行方向に隔離させ、前記エッチングマスク膜を隔離された第1のエッチングマスクパターンの側壁に形成された補助膜の間の空間に残留させて第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階;及び
前記第1及び第2のエッチングマスクパターン間の前記補助膜を除去する段階を含む半導体素子の微細パターン形成方法。 - 半導体基板上にハードマスク膜及び第1のエッチングマスク膜を形成する段階;
前記第1のエッチングマスク膜をパターニングして列方向に第1のエッチングマスクパターンを形成する段階;
前記第1のエッチングマスクパターンの表面を含む前記ハードマスク上に補助膜を形成する段階;
前記補助膜を含む前記半導体基板上に第2のエッチングマスク膜を形成する段階;
前記第2のエッチングマスク膜、前記補助膜及び前記第1のエッチングマスクパターンを行方向に隔離させ、前記第2のエッチングマスク膜を前記第1のエッチングマスクパターンの側壁に形成された補助膜の間の空間に残留させて第2のエッチングマスクパターンが形成されるようにエッチング工程を行う段階;
前記第1及び第2のエッチングマスクパターン間の前記補助膜を除去する段階;及び
前記第1及び第2のエッチングマスクパターンを用いたエッチング工程で前記ハードマスク膜をエッチングしてハードマスクパターンを形成する段階を含む半導体素子の微細パターン形成方法。 - 前記第1のエッチングマスクパターンのピッチと前記第2のエッチングマスクパターンのピッチが目標パターンのピッチより2倍大きい請求項2乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記第1のエッチングマスクパターンの側壁に形成される前記補助膜の膜厚により前記第1及び第2のエッチングマスクパターンの間隔が決定される請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記第1のエッチングマスクパターンの側壁に形成される前記補助膜の膜厚が活性領域の行方向の間隔に対応する請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記第1及び第2のエッチングマスクパターンの幅が活性領域の単方向の幅に対応する請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記第1のエッチングマスクパターンが隔離される間隔が活性領域の列方向の間隔に対応する請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記エッチング工程により隔離された前記第1のエッチングマスクパターンの長さが活性領域の長方向の長さに対応する請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記エッチング工程により隔離された前記第1のエッチングマスクパターンの長さが幅の2倍である請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記第1のエッチングマスクパターンを形成する段階は、
前記第1のエッチングマスク膜上にフォトレジストパターンを形成する段階;
前記フォトレジストパターンを用いたエッチング工程で前記第1のエッチングマスク膜をエッチングして前記第1のエッチングマスクパターンを形成する段階;及び
前記フォトレジストパターンが除去されるように前記ハードマスク膜をさらにエッチングする段階を含む請求項4に記載の半導体素子の微細パターン形成方法。 - 前記エッチング工程を行う段階は、
前記第1のエッチングマスクパターンと交差する方向に前記エッチングマスク膜及び前記補助膜が隔離されるように前記エッチングマスク膜及び前記補助膜をエッチングする段階;及び
前記補助膜間に露出された前記第1のエッチングマスクパターンをエッチングし、隔離された前記エッチングマスク膜が前記第1のエッチングマスクパターンの側壁に形成された補助膜間に残留するように前記エッチングマスク膜をエッチングして前記第2のエッチングマスクパターンを形成する段階を含む請求項1乃至3のいずれか1項に記載の半導体素子の微細パターン形成方法。 - 前記エッチング工程を行う段階は、
前記第1のエッチングマスクパターンと交差する方向に前記第2のエッチングマスク膜及び前記補助膜が隔離されるように前記第2のエッチングマスク膜及び前記補助膜をエッチングする段階;及び
前記補助膜間に露出された前記第1のエッチングマスクパターンをエッチングし、隔離された前記第2のエッチングマスク膜が前記第1のエッチングマスクパターンの側壁に形成された補助膜間に残留するように前記第2のエッチングマスク膜をエッチングして前記第2のエッチングマスクパターンを形成する段階を含む請求項4に記載の半導体素子の微細パターン形成方法。 - 前記第1及び第2のエッチングマスクパターンは、同一の物質で形成される請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記第1のエッチングマスクパターンは、Si含有Barc膜で形成される請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記第2のエッチングマスクパターンは、Si含有Barc膜で形成される請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記補助膜は、カーボンポリマー膜で形成される請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記補助膜は、O2プラズマを用いるエッチング工程で除去される請求項1乃至4のいずれか1項に記載の半導体素子の微細パターン形成方法。
- 前記ハードマスク膜がカーボン膜で形成される請求項4に記載の半導体素子の微細パターン形成方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070138493A KR100942075B1 (ko) | 2007-12-27 | 2007-12-27 | 반도체 소자의 미세 패턴 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009158913A true JP2009158913A (ja) | 2009-07-16 |
Family
ID=40799014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008187329A Pending JP2009158913A (ja) | 2007-12-27 | 2008-07-18 | 半導体素子の微細パターン形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8647521B2 (ja) |
JP (1) | JP2009158913A (ja) |
KR (1) | KR100942075B1 (ja) |
CN (1) | CN101471233B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080903A (ja) * | 2008-02-15 | 2010-04-08 | Tokyo Electron Ltd | パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 |
KR101018161B1 (ko) | 2009-09-07 | 2011-02-28 | 삼성전기주식회사 | 배선판 및 그 제조방법 |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8247029B2 (en) * | 2008-06-17 | 2012-08-21 | Tdk Corporation | Method for forming micropattern |
US8691697B2 (en) | 2010-11-11 | 2014-04-08 | International Business Machines Corporation | Self-aligned devices and methods of manufacture |
CN103187524B (zh) * | 2011-12-31 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 相变存储器中相变电阻的形成方法 |
CN104425225A (zh) * | 2013-09-04 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 三重图形的形成方法 |
US9761436B2 (en) | 2014-06-30 | 2017-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming patterns using multiple lithography processes |
US9293341B2 (en) * | 2014-03-13 | 2016-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming patterns using multiple lithography processes |
US9711369B2 (en) | 2015-03-16 | 2017-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming patterns with sharp jogs |
US10181401B1 (en) * | 2018-01-08 | 2019-01-15 | Nanya Technology Corporation | Method for manufacturing a semiconductor device |
US10566194B2 (en) * | 2018-05-07 | 2020-02-18 | Lam Research Corporation | Selective deposition of etch-stop layer for enhanced patterning |
US11908693B2 (en) * | 2022-02-11 | 2024-02-20 | Nanya Technology Corporation | Method for preparing semiconductor device structure with lining layer |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7211496B1 (en) * | 1998-04-22 | 2007-05-01 | International Business Machines Corporation | Freestanding multiplayer IC wiring structure |
KR100574999B1 (ko) | 2004-12-06 | 2006-04-28 | 삼성전자주식회사 | 반도체소자의 패턴 형성방법 |
KR100595328B1 (ko) | 2004-12-31 | 2006-06-30 | 동부일렉트로닉스 주식회사 | 패턴 형성 방법 |
JP4619839B2 (ja) * | 2005-03-16 | 2011-01-26 | 株式会社東芝 | パターン形成方法 |
KR100655444B1 (ko) * | 2005-09-26 | 2006-12-08 | 삼성전자주식회사 | 반도체 장치의 트랜지스터 구조체 및 그 제조 방법 |
US7696101B2 (en) * | 2005-11-01 | 2010-04-13 | Micron Technology, Inc. | Process for increasing feature density during the manufacture of a semiconductor device |
KR100714305B1 (ko) * | 2005-12-26 | 2007-05-02 | 삼성전자주식회사 | 자기정렬 이중패턴의 형성방법 |
US7745339B2 (en) * | 2006-02-24 | 2010-06-29 | Hynix Semiconductor Inc. | Method for forming fine pattern of semiconductor device |
US7704680B2 (en) * | 2006-06-08 | 2010-04-27 | Advanced Micro Devices, Inc. | Double exposure technology using high etching selectivity |
KR100757414B1 (ko) | 2006-06-26 | 2007-09-10 | 삼성전자주식회사 | 반도체 제조용 마스크 패턴 형성 방법 |
KR100790998B1 (ko) | 2006-10-02 | 2008-01-03 | 삼성전자주식회사 | 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법 |
KR100942078B1 (ko) * | 2007-12-27 | 2010-02-12 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
-
2007
- 2007-12-27 KR KR1020070138493A patent/KR100942075B1/ko not_active IP Right Cessation
-
2008
- 2008-06-05 US US12/133,372 patent/US8647521B2/en not_active Expired - Fee Related
- 2008-06-16 CN CN2008101252324A patent/CN101471233B/zh not_active Expired - Fee Related
- 2008-07-18 JP JP2008187329A patent/JP2009158913A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010080903A (ja) * | 2008-02-15 | 2010-04-08 | Tokyo Electron Ltd | パターン形成方法、半導体装置の製造方法及び半導体装置の製造装置 |
US8283253B2 (en) | 2008-02-15 | 2012-10-09 | Tokyo Electron Limited | Pattern forming method, semiconductor device manufacturing method and semiconductor device manufacturing apparatus |
KR101018161B1 (ko) | 2009-09-07 | 2011-02-28 | 삼성전기주식회사 | 배선판 및 그 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
CN101471233B (zh) | 2012-04-25 |
US20090170326A1 (en) | 2009-07-02 |
KR100942075B1 (ko) | 2010-02-12 |
KR20090070475A (ko) | 2009-07-01 |
US8647521B2 (en) | 2014-02-11 |
CN101471233A (zh) | 2009-07-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009158913A (ja) | 半導体素子の微細パターン形成方法 | |
US8133818B2 (en) | Method of forming a hard mask pattern in a semiconductor device | |
KR100932333B1 (ko) | 반도체 소자의 하드 마스크 패턴 및 그 형성 방법 | |
KR100942078B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
US20080081461A1 (en) | Method of forming pad patterns using self-align double patterning method, pad pattern layout formed using the same, and method of forming contact holes using self-align double patterning method | |
US20080261389A1 (en) | Method of forming micro pattern of semiconductor device | |
US20080268381A1 (en) | Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold | |
US7413960B2 (en) | Method of forming floating gate electrode in flash memory device | |
US8889558B2 (en) | Methods of forming a pattern on a substrate | |
KR100942074B1 (ko) | 반도체 소자의 미세 패턴 형성 방법 | |
US11862513B2 (en) | Manufacturing method of semiconductor structure | |
US9059194B2 (en) | High-K and metal filled trench-type EDRAM capacitor with electrode depth and dimension control | |
US20150171162A1 (en) | Method for forming self-aligned isolation trenches in semiconductor substrate and semiconductor device | |
US7498226B2 (en) | Method for fabricating semiconductor device with step gated asymmetric recess | |
US20090162794A1 (en) | Method for fabricating semiconductor device | |
KR20090072200A (ko) | 반도체 소자의 하드 마스크 패턴 형성 방법 | |
KR20140081542A (ko) | 반도체소자의 마스크층패턴 및 그 형성방법과, 이를 이용한 반도체소자 제조방법 | |
US7943053B2 (en) | Method of forming a micro pattern in semiconductor device | |
KR100258368B1 (ko) | 반도체 소자의 콘택 형성방법 | |
KR100819674B1 (ko) | 반도체소자의 형성방법 | |
KR20100081019A (ko) | 반도체 소자의 제조 방법 | |
KR20070001751A (ko) | 반도체 소자 스토리지 노드 콘택의 형성 방법 | |
KR20060038587A (ko) | 콘택 영역을 증가시킬 수 있는 반도체 소자 제조 방법 | |
KR20060038746A (ko) | 반도체 소자의 콘택플러그 형성 방법 | |
KR20100129544A (ko) | 네가티브 스페이서 패터닝 공정을 위한 패턴 형성 방법 |