KR20100081019A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 패턴의 종횡비가 증가함에 따른 패턴의 붕괴 및 해상력 한계로 인해 패턴 구현의 한계를 극복할 수 있는 방법을 제공한다. 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 본 발명은 셀 어레이에 대응하는 제 1 하드마스크 패턴과 복수의 더미 셀에 대응하는 제 2 하드마스크 패턴을 형성하는 단계, 상기 제 1 및 제 2 하드마스크 패턴의 상부 및 측벽에 제 1 스페이서를 형성하는 단계, 상기 제 1 하드마스크 패턴의 상부 및 상기 제 2 하드마스크 패턴의 상부 및 측벽에 제 2 스페이서를 형성하는 단계 및 상기 제 1 하드마스크 패턴의 측벽의 제 1 스페이서 및 상기 제 2 하드마스크 패턴의 제 2 스페이서를 마스크로 피식각층을 식각하여 미세 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for Manufacuring Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 셀(Cell) 구조에서 고집적화된 패턴을 형성하는 공정에 관련된 기술이다.
최근의 반도체 장치 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어 감에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이에 따라, 포토리소그래피 (photo-lithography) 공정을 개선하거나, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 등의 한계를 극복하여 안정된 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다. 이 가운데, 포토리소그래피 공정은 소자를 구성하는 여러 층들을 서로 연결하기 위한 콘택 형성 공정이나 패턴 형성 공정 시에 적용되는 필수 기술로서, 상기 포토리소그래피 공정 기술의 향상이 고집적화 반도체 소자의 성패를 가름하는 관건이 된다.
포토리소그래피 공정은 어떤 특정한 화학 물질(Photo resist)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하되, 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토레지스트를 주사하여 마스크의 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토리소그래피 공정은 일반사진의 필름에 해당하는 포토레지스트를 도포하는 도포 공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광 공정 및 현상액을 이용하여 빛을 받은 부분의 포토레지스트를 제거하여 패턴을 형성시키는 현상 공정으로 구성된다.
현재 상용화되고 있는 포토리소그래피 공정은 KrF 및 ArF와 같은 단파장 광원을 사용하는 노광 장비를 이용하는데, 이러한 단파장 광원으로부터 얻어지는 패턴의 해상도는 0.1㎛ 내외로 한정되어 있다. 따라서, 이보다 적은 크기의 패턴으로 이루어진 고집적화된 반도체 소자를 제조하는 것은 매우 어렵다.
특히, 종래의 기술을 이용하여 반도체 소자 내 포함된 미세 패턴 중 하나인 콘택 홀(Contact Hole) 패턴의 크기를 줄이기 위해서 열(Heating)을 이용한 레지스트 플로우(Resist Flow) 공정을 실시해왔다. 하지만, 레지스트 플로우 공정은 포토레지스트 전면에 유리 전이 온도 이상의 온도로 동일한 에너지가 전달되더라도 포토레지스트 상부 및 중앙부보다 하부에서 포토레지스트 흐름이 상대적으로 더 많기 때문에 패턴의 상부가 하부에 비해 벌어지는 현상, 즉 오버 플로우(overflow)가 발생하는 문제점이 있다.
또한, 미세 패턴을 형성하기 위한 RELACS(Resist Enhancement Lithography Assisted by Chemical Shrink) 공정도 사용하고 있으나, 공정 재료의 단가가 높고, 공정 중에 사용되는 수용성 중합체가 완전히 제거되지 않고 패턴 상에 현상 잔류물로 남아 있어 후속 식각 공정에 영향을 주는 단점이 있다. 이에 따라 RELACS 공정은 최종 소자에서의 결함 발생 가능성을 증가시키므로 반도체 소자의 수율 및 신뢰 성을 저하를 야기한다.
이와 같이 콘택 홀(Contact Hole) 패턴의 크기를 축소하는 기술은 아직 완성도가 높지 않은 상황이다. 또한, 노광 장비의 기술 개발도 한계점에 도달하여 기술 발전이 지연되고 있는 실정이다. 반도체 기판상에 불균일한 크기의 미세 패턴이 형성되는 경우, 패턴 선폭(Critical dimension, CD)의 측정 정확도가 감소하여 안정된 후속 식각 공정을 수행하는데 필요한 충분한 식각 마진을 얻을 수 없을 뿐만 아니라 최종 반도체 소자 수율이 감소하게 되는 현상이 발생한다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 셀 어레이의 셀(10)과 더미 셀(20)을 도시한 것으로서, 노광 기술의 한계에 따라, 셀 어레이의 외곽에 위치하는 더미 셀(20)들이 노광에 취약하여 불균일한 크기로 형성되어 셀(10)과의 너비가 균일하게 형성되지 않는 단점을 가진다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 1의 A-A' 절단면을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100)상에 절연막(110) 및 하드마스크층(120)을 순차적으로 적층한다. 하드마스크층(120) 상에 감광막을 형성한 후, 콘택홀 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(130, 135)을 형성한다. 이때, 통상적으로 코어 영역의 셀 어레이에 대응하는 감광막 패턴(130)의 사이의 너비와 복수의 더미 셀에 대응하는 감광막 패턴(135) 사이의 너비는 동일하지 않다. 노광 기술의 한계에 따라, 패턴들 중 셀 어레이의 외곽에 위치하는 더미 셀들이 노광에 취약하여 불균일한 크기의 미세 패턴이 발생시키는 단점을 가진다.
도 2b를 참조하면, 감광막 패턴(130, 135)을 마스크로 하드마스크층(120)을 식각하여 하드마스크층 패턴(125, 126)을 형성한다. 하드마스크층 패턴(125, 126)을 포함한 전체 표면상에 스페이서 형성용 절연막(미도시)을 형성한다. 하부의 절연막(110)이 노출되도록 스페이서용 절연막을 에치백(Etchback) 공정을 이용하여 하드마스크층 패턴(125, 126)의 측벽 및 상부에 스페이서(140)를 형성한다.
도 2c를 참조하면, 스페이서(140)를 식각 장벽으로 반도체 기판(100)이 노출되도록 하부의 절연막(110)을 식각하여 셀(160)의 사이와 셀(160)과 더미 셀(165) 사이에 콘택홀(150)을 형성한다.
전술한 종래의 반도체 소자의 제조 방법은, 미세 패턴 형성을 위한 식각 공정 시 셀 들의 사이와 셀과 더미 셀 사이의 너비가 균일하도록 미세 패턴이 형성되지 못하여 고집적화된 반도체 소자의 형성 공정이 불가능함으로써 안정된 제품 개발을 방해하는 단점을 가진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 더미 셀에 대응하는 패턴에 이중 스페이서를 이용하여 스페이서를 측벽에 형성함으로써 스페이서를 이용한 하부 층의 식각 공정 시 더미 셀과 셀 사이에 형성된 콘택홀 크기가 셀들 사이에 형성된 콘택홀 크기가 서로 균일하도록 형성함으로써 미세 패턴의 형성이 가능하고 반도체 소자의 집적도를 향상시키는 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 어레이에 대응하는 제 1 하드마스크 패턴과 복수의 더미 셀에 대응하는 제 2 하드마스크 패턴을 형성하는 단계, 상기 제 1 및 제 2 하드마스크 패턴의 상부 및 측벽에 제 1 스페이서를 형성하는 단계, 상기 제 1 하드마스크 패턴의 상부 및 상기 제 2 하드마스크 패턴의 상부 및 측벽에 제 2 스페이서를 형성하는 단계 및 상기 제 1 하드마스크 패턴의 측벽의 제 1 스페이서 및 상기 제 2 하드마스크 패턴의 제 2 스페이서를 마스크로 피식각층을 식각하여 미세 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 더미 셀은 상기 셀 영역의 외곽 영역에 형성하는 것을 특징으로 한다.
바람직하게는, 상기 피식각층은 반도체 기판상에 형성하되, BPSG(Boro-Phospho-Silicate-Glass)막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 스페이서를 형성하는 단계는 상기 하드마스크층 패 턴을 포함한 전체 표면상에 스페이서용 물질을 형성하는 단계 및 상기 피식각층이 노출될 때까지 상기 스페이서용 물질을 에치백하는 단계를 포함한다.
바람직하게는, 상기 제 1 스페이서는 질화막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 스페이서는 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 스페이서를 형성하는 단계는 상기 제 1 스페이서를 포함한 전체 표면상에 스페이서용 물질을 형성하는 단계 및 상기 피식각층이 노출될 때까지 상기 스페이서용 물질을 에치백하는 단계를 포함한다.
바람직하게는, 상기 제 2 스페이서는 상기 더미 셀의 측벽에 상기 더미 셀의 상부보다 더 두껍게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 미세 패턴은 캐패시터를 정의하는 것을 특징으로 한다.
바람직하게는, 상기 미세 패턴은 콘택을 정의하는 것을 특징으로 한다.
바람직하게는, 상기 미세 패턴은 필라 패턴을 정의하는 것을 특징으로 한다.
본 발명은 더미 셀에 대응하는 패턴에 이중 스페이서를 이용하여 스페이서를 측벽에 형성함으로써 스페이서를 이용한 하부 층의 식각 공정 시 더미 셀과 셀 사이에 형성된 콘택홀 크기와 셀들 사이에 형성된 콘택홀 크기가 서로 균일하도록 형성함으로써 미세 패턴의 형성이 가능하고 반도체 소자의 집적도를 향상시켜 반도체 제품 개발 및 공정 납기(Turn-Around Time, TAT) 시간이 단축하는 장점을 가진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(300)상에 절연막(310) 및 하드마스크층(320)을 순차적으로 적층한다. 여기서, 절연막(310)은 BPSG(Boro-Phospho-Silicate-Glass)막이 바람직하다. 하드마스크층(320) 상에 감광막을 형성한 후, 홀(Hole)을 정의하는 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴(330, 335)을 형성한다. 이때, 통상적으로 셀 어레이에 대응하는 감광막 패턴(330) 사이의 너비와 복수의 더미 셀에 대응하는 감광막 패턴(335) 사이의 너비는 동일하지 않다.
도 3b를 참조하면, 감광막 패턴(330, 335)을 마스크로 하드마스크층(320)을 식각하여 제 1 하드마스크 패턴(325) 및 제 2 하드마스크 패턴(326)을 형성한다. 제 1 및 제 2 하드마스크 패턴(325, 326)을 포함한 전체 표면상에 스페이서 형성용 절연막(미도시)을 형성한다. 이때, 스페이서 형성용 절연막은 질화막(Nitride)으로 형성하는 것이 바람직하다. 하부의 절연막(310)이 노출되도록 스페이서용 절연막을 에치백(Etchback) 공정을 이용하여 하드마스크층 패턴(325)의 측벽 및 상부에 제 1 스페이서(340)를 형성한다.
도 3c 및 도 3d를 참조하면, 제 1 스페이서(340)을 포함한 전체 표면상에 스페이서 형성용 절연막(350)을 형성한다. 이때, 스페이서 형성용 절연막(350)은 HDP(High Density Plasma)막으로 형성하는 것이 바람직하다. 하부의 절연막이 노출되도록 스페이서 형성용 절연막(350)을 에치백하여 제 1 스페이서(340)의 측벽 및 상부에 제 2 스페이서(355)를 형성한다. 이때, 스페이서 형성용 절연막(350) 증착 후, 에치백 공정으로 스페이서 형성용 절연막(350) 식각 시, 셀 어레이에 대응하는 제 1 하드마스크 패턴(325) 사이가 좁기 때문에 측벽보다 상부에 제 2 스페이서(345)가 많이 남아 있고, 측벽의 제 2 스페이서(355)는 제거된다. 반면에, 복수의 더미 셀에 대응하는 제 2 하드마스크 패턴(326)의 사이는 제 1 하드마스크 패턴(325)의 사이보다 넓기 때문에 제 2 하드마스크 패턴(326)의 상부뿐만 아니라 측벽에도 제 2 스페이서(355)가 넓게 증착되어 있으므로 하부 층을 노출시키기 위한 에치백 공정 시 제 2 스페이서(355)가 상부뿐만 아니라 측벽에도 남아있는 구조이다.
도 3e를 참조하면, 셀 어레이에 대응하는 제 1 스페이서 및 복수의 더미 셀에 대응하는 제 2 스페이서(355)를 식각 배리어(barrier)막으로 반도체 기판(300) 이 노출되도록 하부의 절연막(310)을 식각하여 셀(360)과 셀(360) 사이 및 셀(360)과 더미셀(365) 사이의 너비가 균일하게 형성된다.
전술한 바와 같이, 본 발명은 더미 셀에 대응하는 패턴에 이중 스페이서를 이용하여 스페이서를 측벽에 형성함으로써 스페이서를 이용한 하부 층의 식각 공정 시 더미 셀과 셀 사이에 형성된 콘택홀 크기와 셀들 사이에 형성된 콘택홀 크기가 서로 균일하도록 형성함으로써 미세 패턴의 형성이 가능하고 반도체 소자의 집적도를 향상시켜 반도체 제품 개발 및 공정 납기(Turn-Around Time, TAT) 시간이 단축하는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 평면도.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (11)

  1. 셀 어레이에 대응하는 제 1 하드마스크 패턴과 복수의 더미 셀에 대응하는 제 2 하드마스크 패턴을 형성하는 단계;
    상기 제 1 및 제 2 하드마스크 패턴의 상부 및 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 하드마스크 패턴의 상부 및 상기 제 2 하드마스크 패턴의 상부 및 측벽에 제 2 스페이서를 형성하는 단계; 및
    상기 제 1 하드마스크 패턴의 측벽의 제 1 스페이서 및 상기 제 2 하드마스크 패턴의 제 2 스페이서를 마스크로 피식각층을 식각하여 미세 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 더미 셀은 상기 셀 영역의 외곽 영역에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 피식각층은 반도체 기판상에 형성하되, BPSG(Boro-Phospho-Silicate-Glass)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 스페이서를 형성하는 단계는
    상기 하드마스크층 패턴을 포함한 전체 표면상에 스페이서용 물질을 형성하는 단계; 및
    상기 피식각층이 노출될 때까지 상기 스페이서용 물질을 에치백하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 1 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 스페이서는 HDP(High Density Plasma)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 스페이서를 형성하는 단계는
    상기 제 1 스페이서를 포함한 전체 표면상에 스페이서용 물질을 형성하는 단계; 및
    상기 피식각층이 노출될 때까지 상기 스페이서용 물질을 에치백하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 스페이서는 상기 더미 셀의 측벽에 상기 더미 셀의 상부보다 더 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 미세 패턴은 캐패시터를 정의하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 미세 패턴은 콘택을 정의하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 미세 패턴은 필라 패턴을 정의하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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