KR20110114046A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 이중 현상 공정과 프리징 물질을 이용하여 미세 패턴을 형성함으로써, 스페이서 패터닝(Spacer patterning) 공정보다 공정 시간 및 비용을 절감할 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 하부층을 포함하는 반도체 기판상에 제 1 패턴을 형성하는 단계, 상기 제 1 패턴에 네거티브(negative) 현상을 실시하여 제 1 감광막 패턴을 형성하는 단계, 상기 제 1 감광막 패턴을 포함한 전면에 프리징용 코팅막을 형성하는 단계, 상기 프리징용 코팅막을 포함한 전면에 상기 제 1 패턴과 교차하는 방향으로 제 2 패턴을 형성하는 단계, 상기 제 2 패턴에 네거티브(negative) 현상을 실시하여 제 2 감광막 패턴을 형성하는 단계 및 상기 제 2 감광막 패턴 및 상기 프리징용 코팅막을 이용하여 하부층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 셀(Cell) 구조에서 고집적화된 패턴을 형성하는 공정에 관련된 기술이다.
최근의 반도체 장치 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어 감에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이에 따라, 포토리소그래피(photo-lithography) 공정을 개선하거나, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 등의 한계를 극복하여 안정된 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다. 이 가운데, 포토리소그래피 공정은 소자를 구성하는 여러 층들을 서로 연결하기 위한 콘택 형성 공정이나 패턴 형성 공정 시에 적용되는 필수 기술로서, 상기 포토리소그래피 공정 기술의 향상이 고집적화 반도체 소자의 성패를 가름하는 관건이 된다.
포토리소그래피 공정은 어떤 특정한 화학 물질(Photo resist)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하되, 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토레지스트를 주사하여 마스크의 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토리소그래피 공정은 일반사진의 필름에 해당하는 포토레지스트를 도포하는 도포 공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광 공정 및 현상액을 이용하여 빛을 받은 부분의 포토레지스트를 제거하여 패턴을 형성시키는 현상 공정으로 구성된다.
현재 상용화되고 있는 포토리소그래피 공정은 KrF 및 ArF와 같은 단파장 광원을 사용하는 노광 장비를 이용하는데, 이러한 단파장 광원으로부터 얻어지는 패턴의 해상도는 0.1㎛ 내외로 한정되어 있다. 따라서, 이보다 적은 크기의 패턴으로 이루어진 고집적화된 반도체 소자를 제조하는 것은 매우 어렵다.
특히, 종래의 기술을 이용하여 반도체 소자 내 포함된 미세 패턴 중 하나인 콘택 홀(Contact Hole) 패턴의 크기를 줄이기 위해서 열(Heating)을 이용한 레지스트 플로우(Resist Flow) 공정을 실시해왔다. 하지만, 레지스트 플로우 공정은 포토레지스트 전면에 유리 전이 온도 이상의 온도로 동일한 에너지가 전달되더라도 포토레지스트 상부 및 중앙부보다 하부에서 포토레지스트 흐름이 상대적으로 더 많기 때문에 패턴의 상부가 하부에 비해 벌어지는 현상, 즉 오버 플로우(overflow)가 발생하는 문제점이 있다.
이와 같이 콘택 홀(Contact Hole) 패턴의 크기를 축소하는 기술은 아직 완성도가 높지 않은 상황이다. 또한, 노광 장비의 기술 개발도 한계점에 도달하여 기술 발전이 지연되고 있는 실정이다. 반도체 기판상에 불균일한 크기의 미세 패턴이 형성되는 경우, 패턴 선폭(Critical dimension, CD)의 측정 정확도가 감소하여 안정된 후속 식각 공정을 수행하는데 필요한 충분한 식각 마진을 얻을 수 없을 뿐만 아니라 최종 반도체 소자 수율이 감소하게 되는 현상이 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 이중 현상 공정과 프리징 물질을 이용하여 미세 패턴을 형성함으로써, 스페이서 패터닝(Spacer patterning) 공정보다 공정 시간 및 비용을 절감할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 하부층을 포함하는 반도체 기판상에 제 1 패턴을 형성하는 단계, 상기 제 1 패턴에 네거티브(negative) 현상을 실시하여 제 1 감광막 패턴을 형성하는 단계, 상기 제 1 감광막 패턴을 포함한 전면에 프리징용 코팅막을 형성하는 단계, 상기 프리징용 코팅막을 포함한 전면에 상기 제 1 패턴과 교차하는 방향으로 제 2 패턴을 형성하는 단계, 상기 제 2 패턴에 네거티브(negative) 현상을 실시하여 제 2 감광막 패턴을 형성하는 단계 및 상기 제 2 감광막 패턴 및 상기 프리징용 코팅막을 이용하여 하부층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 하부층은 상기 반도체 기판과 상기 제 1 패턴 사이에 형성되되, 피식각층 및 희생층을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생층은 폴리실리콘층, 하드마스크층 및 반사방지막을 순차적으로 적층하여 형성한 구조인 것을 특징으로 한다.
바람직하게는, 상기 제 1 패턴은 라인 앤 스페이스(Line and Space) 형상인 것을 특징으로 한다.
바람직하게는, 상기 제 1 패턴을 형성하는 단계는, 상기 반도체 기판상에 감광막을 형성하는 단계 및 라인 앤 스페이스 형상의 상기 제 1 패턴 마스크를 이용한 노광 및 현상하는 단계를 포함한다.
바람직하게는, 상기 현상하는 단계는 포지티브(Positive) 현상을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 패턴을 형성하는 단계는, 상기 프리징용 코팅막을 포함한 전면에 감광막을 형성하는 단계 및 상기 제 2 패턴 마스크를 이용한 노광 및 현상하는 단계를 포함한다.
바람직하게는, 상기 현상하는 단계는 포지티브(Positive) 현상을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 프리징용 코팅막을 형성하는 단계는, 상기 제 1 감광막 패턴을 포함한 전면에 프리징 물질을 증착하는 단계, 상기 프리징 물질에 베이크(bake) 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 프리징 물질을 증착하는 단계는 스핀(Spin) 코팅 방식을 이용하는 것을 특징으로 한다.
바람직하게는, 상기 베이크 공정을 실시하는 단계는 90℃ ~ 170℃의 온도에서 수행되는 것을 특징으로 한다.
본 발명은 이중 현상 공정과 프리징 물질을 이용하여 미세 패턴을 형성함으로써, 스페이서 패터닝(Spacer patterning) 공정보다 공정 시간 및 비용을 절감할 수 있는 장점을 가진다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도 및 평면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 도면들로서, (ⅰ)은 평면도이며, (ⅱ)은 단면도를 나타낸다.
도 1a를 참조하면, 피식각층 및 희생층을 포함하는 반도체 기판(100) 상부에 제 1 감광막(미도시)을 형성한다. 이때, 희생층은 폴리실리콘층, 하드마스크층 및 반사방지막(BARC, Bottom Anti-Refractive Coating)을 순차적으로 적층하여 형성하는 것이 바람직하다.
제 1 패턴 마스크를 이용한 노광 공정 및 포지티브(Positive) 현상 공정으로 제 1 패턴(110)을 형성한다. 이때, 제 1 패턴 마스크는 라인 앤 스페이스(Line and space) 형상이다.
도 1b를 참조하면, 상기 제 1 패턴(110)에 네거티브(negative) 현상을 이용하여 제 1 감광막 패턴(120)을 형성한다. 즉, 한 번의 노광 공정과 서로 다른 현상(이중 현상) 공정을 이용하여 미세한 라인 앤 스페이스 형상의 제 1 감광막 패턴(120)을 형성하는 것이다.
도 1c를 참조하면, 상기 제 1 감광막 패턴(120)을 형성한 후, 상기 제 1 감광막 패턴(120)이 후속 공정 중 다시 도포되는 감광막과 반응하지 않도록 프리징(Freezing) 공정을 실시하여 프리징용 코팅막(130)을 형성한다. 이때, 프리징용 코팅 공정은 상기 제 1 감광막 패턴(120)을 포함한 전면에 프리징 물질을 증착한 후, 프리징 물질에 베이크(Bake) 공정을 실시한다. 여기서, 프리징 물질은 스핀(Spin) 코팅 방식을 이용하여 도포되며, 베이크 공정은 90℃ ~ 170℃의 온도에서 수행되는 것이 바람직하다.
도 1d를 참조하면, 프리징용 코팅막(130)을 형성한 후, 상기 프리징용 코팅막(130)을 포함한 전면에 제 2 감광막(미도시)을 형성한다. 제 2 패턴 마스크를 이용한 노광 공정 및 포지티브(Positive) 현상 공정으로 제 2 패턴(140)을 형성한다. 이때, 제 2 패턴 마스크는 제 1 패턴(110)과 교차하는 라인 앤 스페이스(Line and space) 형상이 바람직하다.
도 1e를 참조하면, 상기 제 2 패턴(140)에 네거티브(negative) 현상을 이용하여 제 2 감광막 패턴(150)을 형성한다. 즉, 한 번의 노광 공정과 서로 다른 현상(이중 현상) 공정을 이용하여 상기 제 1 감광막 패턴(120)과 교차하는 방향의 미세한 라인 앤 스페이스 형상의 제 2 감광막 패턴(150)을 형성하는 것이다.
이후, 상기 제 2 감광막 패턴(150) 및 프리징용 코팅막(130)을 이용하여 하부층(희생층 및 피식각층)을 식각하여 미세 콘택홀을 형성한다.
전술한 바와 같이, 본 발명은 하부층을 포함하는 반도체 기판상에 제 1 패턴을 형성하는 단계, 상기 제 1 패턴에 네거티브(negative) 현상을 실시하여 제 1 감광막 패턴을 형성하는 단계, 상기 제 1 감광막 패턴을 포함한 전면에 프리징용 코팅막을 형성하는 단계, 상기 프리징용 코팅막을 포함한 전면에 상기 제 1 패턴과 교차하는 방향으로 제 2 패턴을 형성하는 단계, 상기 제 2 패턴에 네거티브(negative) 현상을 실시하여 제 2 감광막 패턴을 형성하는 단계 및 상기 제 2 감광막 패턴 및 상기 프리징용 코팅막을 이용하여 하부층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 이러한 본 발명은 이중 현상 공정과 프리징 물질을 이용하여 미세 패턴을 형성함으로써, 스페이서 패터닝(Spacer patterning) 공정보다 공정 시간 및 비용을 절감할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (11)
- 하부층을 포함하는 반도체 기판상에 제 1 패턴을 형성하는 단계;
상기 제 1 패턴에 네거티브(negative) 현상을 실시하여 제 1 감광막 패턴을 형성하는 단계;
상기 제 1 감광막 패턴을 포함한 전면에 프리징용 코팅막을 형성하는 단계;
상기 프리징용 코팅막을 포함한 전면에 상기 제 1 패턴과 교차하는 방향으로 제 2 패턴을 형성하는 단계;
상기 제 2 패턴에 네거티브(negative) 현상을 실시하여 제 2 감광막 패턴을 형성하는 단계; 및
상기 제 2 감광막 패턴 및 상기 프리징용 코팅막을 이용하여 상기 하부층을 식각하는 단계
를 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 하부층은 상기 반도체 기판과 상기 제 1 패턴 사이에 형성되되, 피식각층 및 희생층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 2 항에 있어서,
상기 희생층은 폴리실리콘층, 하드마스크층 및 반사방지막을 순차적으로 적층하여 형성한 구조인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 패턴은 라인 앤 스페이스(Line and Space) 형상인 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 패턴을 형성하는 단계는,
상기 반도체 기판상에 감광막을 형성하는 단계; 및
라인 앤 스페이스 형상의 상기 제 1 패턴 마스크를 이용한 노광 및 현상하는 단계를 포함하는 반도체 소자의 제조 방법. - 제 5 항에 있어서,
상기 현상하는 단계는 포지티브(Positive) 현상을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 패턴을 형성하는 단계는,
상기 프리징용 코팅막을 포함한 전면에 감광막을 형성하는 단계; 및
상기 제 2 패턴 마스크를 이용한 노광 및 현상하는 단계를 포함하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 현상하는 단계는 포지티브(Positive) 현상을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 프리징용 코팅막을 형성하는 단계는,
상기 제 1 감광막 패턴을 포함한 전면에 프리징 물질을 증착하는 단계;
상기 프리징 물질에 베이크(bake) 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 프리징 물질을 증착하는 단계는 스핀(Spin) 코팅 방식을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 베이크 공정을 실시하는 단계는 90℃ ~ 170℃의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100033456A KR20110114046A (ko) | 2010-04-12 | 2010-04-12 | 반도체 소자의 제조 방법 |
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| KR1020100033456A KR20110114046A (ko) | 2010-04-12 | 2010-04-12 | 반도체 소자의 제조 방법 |
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|---|---|
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| KR1020100033456A KR20110114046A (ko) | 2010-04-12 | 2010-04-12 | 반도체 소자의 제조 방법 |
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|---|---|
| KR (1) | KR20110114046A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9257297B2 (en) | 2012-12-06 | 2016-02-09 | Samsung Electronics Co., Ltd. | Method of forming a fine pattern of a semiconductor device |
| US9324563B2 (en) | 2013-07-11 | 2016-04-26 | Samsung Electronics Co., Ltd. | Methods of forming patterns |
-
2010
- 2010-04-12 KR KR1020100033456A patent/KR20110114046A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9257297B2 (en) | 2012-12-06 | 2016-02-09 | Samsung Electronics Co., Ltd. | Method of forming a fine pattern of a semiconductor device |
| US9324563B2 (en) | 2013-07-11 | 2016-04-26 | Samsung Electronics Co., Ltd. | Methods of forming patterns |
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