KR101087789B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 감광막을 증착한 후, 상기 감광막을 베이킹(Baking)하되, 베이킹 온도를 조절함으로써, 상기 감광막의 노광 시, 감광막 패턴 간의 스페이스 상부의 너비보다 하부의 너비가 좁게 형성되어 감광막 패턴과 하부 층간의 미스 얼라인(Mis-align)으로 인한 오버레이(Overlay) 불량을 방지하는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacuring Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 셀(Cell) 구조에서 고집적화된 패턴을 형성하는 공정에 관련된 기술이다.
최근의 반도체 장치 제조 기술의 발달과 메모리 소자의 응용 분야가 확장되어 감에 따라, 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다. 이에 따라, 포토리소그래피 (photo-lithography) 공정을 개선하거나, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 등의 한계를 극복하여 안정된 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다. 이 가운데, 포토리소그래피 공정은 소자를 구성하는 여러 층들을 서로 연결하기 위한 콘택 형성 공정이나 패턴 형성 공정 시에 적용되는 필수 기술로서, 상기 포토리소그래피 공정 기술의 향상이 고집적화 반도체 소자의 성패를 가름하는 관건이 된다.
포토리소그래피 공정은 어떤 특정한 화학 물질(Photo resist)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하되, 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토레지스트를 주사하여 마스크의 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토리소그래피 공정은 일반사진의 필름에 해당하는 포토레지스트를 도포하는 도포 공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광 공정 및 현상액을 이용하여 빛을 받은 부분의 포토레지스트를 제거하여 패턴을 형성시키는 현상 공정으로 구성된다.
현재 상용화되고 있는 포토리소그래피 공정은 KrF 및 ArF와 같은 단파장 광원을 사용하는 노광 장비를 이용하는데, 이러한 단파장 광원으로부터 얻어지는 패턴의 해상도는 0.1㎛ 내외로 한정되어 있다. 따라서, 이보다 적은 크기의 패턴으로 이루어진 고집적화된 반도체 소자를 제조하는 것은 매우 어렵다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 게이트 패턴(110) 및 절연막(120)이 순차적으로 형성된다. 이후, 절연막(120) 상에 비트 라인(130) 구조가 형성된다. 이러한 비트 라인(130)을 포함한 전면에 감광막(미도시)을 형성한다.상기 감광막은 2500Å 두께로 형성된다. 상기 감광막을 115℃의 일정 온도에서 베이킹(Baking) 하여 상기 감광막의 물성을 변화시킨다.
이후, 콘택 마스크를 이용한 노광 공정으로 상기 비트 라인(130)을 노출하는 감광막 패턴(140)을 형성한다. 상기와 같은 종래 기술에 따른 반도체 소자의 제조 방법은, 감광막의 두께에 관계없이 상기 감광막 패턴(140) 간의 상부 또는 하부의 스페이스(또는 홀의 너비(150))는 일정한 값을 갖는다.
이러한 종래의 패턴 형성 방법은, 동일한 온도 조건에서 감광막의 두께에 상관없이 감광막에 노광 공정 시, 감광막 패턴 간에 형성된 스페이스의 상부 및 하부 의 너비가 일정하게 형성되나, 이러한 스페이스의 일정한 너비에도 불구하고, 감광막 패턴과 하부층과의 미스 얼라인(Mis-align)으로 인하여 오버레이 불량이 발생함으로써, 반도체 소자의 특성 및 수율을 저하시키는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 반도체 기판상에 감광막을 증착한 후, 상기 감광막을 베이킹(Baking)하되, 베이킹 온도를 조절함으로써, 상기 감광막의 노광 시, 감광막 패턴 간의 스페이스 상부의 너비보다 하부의 너비가 좁게 형성되어 감광막 패턴과 하부 층간의 미스 얼라인(Mis-align)으로 인한 오버레이(Overlay) 불량을 방지하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판에 감광막을 증착하는 단계, 상기 감광막을 베이킹(Baking)하되, 베이킹 온도를 조절하는 단계 및 상기 감광막 노광 시, 상기 감광막 사이의 스페이스 상부 및 하부의 너비가 정의되는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 스페이스 하부의 너비가 상부의 너비보다 좁게 형성하는 것을 특징으로 한다.
바람직하게는, 상기 베이킹 온도는 오븐을 이용하여 조절하는 것을 특징으로 한다.
바람직하게는, 상기 감광막의 베이킹 온도는 일정한 베이킹 온도에서 ±5℃ ~ ±10℃ 내로 변화를 주어 베이킹하는 것을 특징으로 한다.
바람직하게는, 상기 감광막 노광 시, 노광원은 I-Line, KrF, ArF 및 이들의 조합 중 선택된 어느 하나를 이용하여 실시하는 것을 특징으로 한다.
본 발명은 반도체 기판상에 감광막을 증착한 후, 상기 감광막을 베이킹(Baking)하되, 베이킹 온도를 조절함으로써, 상기 감광막의 노광 시, 감광막 패턴 간의 스페이스 상부의 너비보다 하부의 너비가 좁게 형성되어 감광막 패턴과 하부 층간의 미스 얼라인(Mis-align)으로 인한 오버레이(Overlay) 불량을 방지하는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도로서, 본 발명은 반도체 기판 상부의 다수의 층과 층, 콘택과 콘택 또는 패턴과 패턴에 모두 적용 가능하다.
도 2를 참조하면, 반도체 기판(200) 상에 게이트 패턴(210) 및 절연막(220)이 순차적으로 형성된다. 이후, 절연막(220) 상에 비트 라인(230) 구조가 형성된다. 이러한 비트 라인(230)을 포함한 전면에 감광막(미도시)을 형성한다.
다음에는, 상기 감광막을 115℃의 일정 온도에서 베이킹(Baking) 하여 상기 감광막의 물성을 변화시킨다. 이때, 상기 반도체 기판(200) 상에 증착된 감광막의 최적화된 베이킹 온도(115℃)를 기준으로 ±5℃ ~ ±10℃로 온도 변화를 준다. 이때, 베이킹 온도는 오븐(Oven)을 이용하여 조절하는 것이 바람직하다.
다음에는, 상기 감광막을 콘택홀(또는 패턴 형성용) 마스크를 이용한 노광 공정을 실시함으로써 감광막 패턴(260)을 형성한다. 이때, 감광막 패턴(260) 간의 스페이스 상부(250) 및 하부(240)의 너비가 서로 다르게 형성된다. 이때, 상기 감광막 노광 시, 노광원은 I-Line, KrF, ArF 및 이들의 조합 중 선택된 어느 하나를 이용하여 실시하는 것이 바람직하다.
여기서, 최적화된 온도보다 높은 베이킹 온도를 가한 감광막 패턴(260) 간의 스페이스 상부(250)는 상기 감광막 노광 시, H+ 계열의 확산이 많기 때문에 너비가 넓게 형성된다.
반면에, 최적화된 온도(115℃)에서 낮은 베이킹 온도를 가한 감광막 패턴(260) 간의 스페이스 하부(240)는 상기 감광막 노광 시, H+ 계열의 확산이 적기 때문에 너비가 좁게 형성된다.
이러한 감광막 패턴(260) 간의 스페이스 상부(250)보다 하부(240)의 너비가 좁게 형성됨으로써, 하부 층인 비트라인(230)과의 미스 얼라인(Mis-align)으로 인한 오버레이(Overlay) 불량을 방지할 수 있다.
전술한 바와 같이, 본 발명은 반도체 기판상에 감광막을 증착한 후, 상기 감광막을 베이킹(Baking)하되, 베이킹 온도를 조절함으로써, 상기 감광막의 노광 시, 감광막 패턴 간의 스페이스 상부의 너비보다 하부의 너비가 좁게 형성되어 감광막 패턴과 하부 층간의 미스 얼라인(Mis-align)으로 인한 오버레이(Overlay) 불량을 방지하는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.

Claims (5)

  1. 반도체 기판에 감광막을 증착하는 단계;
    상기 감광막을 베이킹(Baking)하되, 상기 감광막의 상부는 상기 감광막의 하부보다 더 높은 베이킹 온도를 가하는 단계; 및
    상기 감광막 노광 시, 상기 감광막 사이의 스페이스 상부 및 하부의 너비가 정의되는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 스페이스 하부의 너비가 상부의 너비보다 좁게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 베이킹 온도는 오븐을 이용하여 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 감광막의 베이킹 온도는 일정한 베이킹 온도에서 ±5℃ ~ ±10℃ 내로 변화를 주어 베이킹하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    상기 감광막 노광 시, 노광원은 I-Line, KrF, ArF 및 이들의 조합 중 선택된 어느 하나를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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