KR20090050699A - 미세 패턴 제조 방법 및 반도체 소자의 제조 방법 - Google Patents

미세 패턴 제조 방법 및 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20090050699A
KR20090050699A KR1020070117290A KR20070117290A KR20090050699A KR 20090050699 A KR20090050699 A KR 20090050699A KR 1020070117290 A KR1020070117290 A KR 1020070117290A KR 20070117290 A KR20070117290 A KR 20070117290A KR 20090050699 A KR20090050699 A KR 20090050699A
Authority
KR
South Korea
Prior art keywords
photoresist
film
pattern
forming
mask
Prior art date
Application number
KR1020070117290A
Other languages
English (en)
Inventor
전영두
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070117290A priority Critical patent/KR20090050699A/ko
Priority to US12/267,567 priority patent/US20090130601A1/en
Priority to CNA2008101776014A priority patent/CN101436528A/zh
Publication of KR20090050699A publication Critical patent/KR20090050699A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches

Abstract

실시예는 미세 패턴을 제조하기 위한 방법 및 반도체 소자의 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막 상에 제 1 포토레지스트막을 형성하고 패터닝하여 제 1 방향으로 제 1 포토레지스트 패턴을 형성하는 단계, 상기 제 1 포토레지스트 패턴이 형성된 상기 절연막 상에 제 2 포토레지스트막을 형성하고 패터닝하여 상기 제 1 방향과 교차하는 제 2 방향으로 제 2 포토레지스트 패턴을 형성하는 단계 및 상기 제 1 및 제 2 포토레지스트 패턴을 마스크로 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
미세 패턴

Description

미세 패턴 제조 방법 및 반도체 소자의 제조 방법{FORMING METHOD OF FINE PATTERN AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
실시예는 미세 패턴을 제조하기 위한 방법 및 반도체 소자의 제조 방법에 관한 것이다.
포토리소그래피 공정은 반도체 소자 제조에 있어 필수적인 공정으로서, 웨이퍼 상에 감광막을 균일하게 도포한 다음, 소정의 레이아웃(lay-out)으로 형성된 포토 마스크를 이용하여 노광 공정을 수행하고 노광된 감광막을 현상하여 특정 형상의 패턴으로 형성하는 공정을 말한다.
상기 반도체 소자 제조의 포토리소그래피 공정에서 사용되는 반도체 포토리소그래피(Photo lithography) 기술은 마스크 설계를 정교하게 해줌으로써 마스크로부터 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 된다.
최근의 반도체 소자의 고집적화에 따라 설계 룰(design rule)이 미세화되고 조밀해지면서, 포토레지스트 패턴의 선폭도 점점 작아지고 있으나, 광의 보강 간섭, 노광 장비 등과 같은 기술적 한계로 인하여 콘택홀과 같은 미세 패턴을 형성하기가 점점 어려워지는 실정이다.
실시예는 두번의 노광 공정을 사용하여 미세 패턴을 제조할 수 있는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 미세 패턴 제조 방법은, 피식각막 상에 서로 교차하며 적층된 제 1 및 제 2 포토레지스트 라인 패턴을 형성하는 단계 및
상기 제 1 및 제 2 포토레지스트 라인 패턴을 마스크로 상기 피식각막을 식각하여 상기 피식각막에 사각형 홀 패턴을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 절연막을 형성하는 단계, 상기 절연막 상에 제 1 포토레지스트막을 형성하고 패터닝하여 제 1 방향으로 제 1 포토레지스트 패턴을 형성하는 단계, 상기 제 1 포토레지스트 패턴이 형성된 상기 절연막 상에 제 2 포토레지스트막을 형성하고 패터닝하여 상기 제 1 방향과 교차하는 제 2 방향으로 제 2 포토레지스트 패턴을 형성하는 단계 및 상기 제 1 및 제 2 포토레지스트 패턴을 마스크로 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
실시예는 두번의 노광 공정을 사용하여 콘택홀과 같은 미세 패턴을 형성할 수 있어 소자의 고집적화에 유리한 효과가 있다.
실시예는 미세 패턴을 형성하는 데 있어서 기존의 라인/스페이스용 마스크를 사용하므로 새로운 패턴 형성 방법을 개발 또는 도입에 따른 개발 비용 및 투자 비용을 절감할 수 있다.
실시예는 미세 패턴을 형성하기 위한 포토레지스트 패턴의 품위가 뛰어나 이를 이용하여 식각 공정 진행시에 불량이 발생하는 것을 방지할 수 있으며 수율이 향상되는 효과가 있다.
실시예는 두번의 포토레지스트 코팅 공정으로 포토레지스트막의 두께를 충분히 확보할 수 있어 식각 마진을 충분히 확보할 수 있으므로 콘택홀의 품위를 향상시키고 소자의 특성을 향상시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자의 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1 및 도 2는 실시예에 따른 반도체 소자를 제조하기 위한 포토 마스크를 보여주는 평면도들이다.
도 1에 도시한 바와 같이, 실시예에 따른 반도체 소자를 제조하기 위하여 라인/스페이스(line/space) 패턴의 제 1 마스크(110)를 사용한다.
도 2에 도시한 바와 같이, 실시예에 따른 반도체 소자를 제조하기 위하여 라 인/스페이스(line/space) 패턴의 제 2 마스크(120)를 사용한다.
상기 제 1 마스크(110) 및 제 2 마스크(120)의 라인/스페이스를 서로 수직하게 교차하도록 배치시켜 반도체 소자의 콘택홀 등과 같은 미세 패턴들을 형성할 수 있다.
따라서, 상기 콘택홀 등과 같은 미세 패턴들의 가로 세로 폭은 상기 제 1 마스크(110)의 라인/스페이스의 선폭, 상기 제 2 마스크(120)의 라인/스페이스의 선폭에 의해 조절될 수 있다.
상기 콘택홀 형상의 사각형 패턴이 형성된 포토 마스크를 이용하여 포토레지스트막을 노광할 경우, 상기 포토 마스크의 사각형 패턴이 미세하여 이를 통과하는 광의 보강 간섭이 발생하게 되며 이를 보완할 수 있는 노광 장비의 개발 한계로 인하여 양호한 품위의 미세 패턴을 형성할 수 없으나 실시예에 따르면 라인/스페이스 패턴을 갖는 제 1 및 제 2 마스크(110, 120)를 이용하여 미세 패턴들을 구현할 수 있다.
상기 제 1 및 제 2 마스크(110, 120)의 라인/스페이스의 각 선폭이 30nm 내지 100nm를 확보할 수 있으므로, 상기 콘택홀의 가로세로 폭은 30nm 내지 100nm 로 형성할 수 있다. 그러나, 상기 라인/스페이스의 선폭은 상기 수치 범위내에 한정되는 것은 아니며, 형성하고자 하는 콘택홀의 선폭 및 간격에 따라 수치 범위를 초과하는 선폭으로 라인/스페이스를 형성할 수 있음은 당연하다.
상기 제 1 및 제 2 마스크(110, 120)는 별도의 마스크로 마련하지 않고 상기 제 1 마스크(110)를 그대로 제 2 마스크(120)로 이용할 수도 있다.
따라서, 실시예는 미세 패턴을 형성하는 데 있어서 기존의 라인/스페이스용 마스크를 사용하므로 새로운 패턴 형성 방법을 개발 또는 도입에 따른 개발 비용 및 투자 비용을 절감할 수 있다.
실시예는 미세 패턴을 형성하기 위한 포토레지스트 패턴의 품위가 뛰어나 이를 이용하여 식각 공정 진행시에 불량이 발생하는 것을 방지할 수 있으며 수율이 향상되는 효과가 있다.
도 3 내지 도 9는 실시예에 따른 콘택홀을 형성하는 공정을 보여주는 평면도들이고, 도 10은 도 9의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3을 참조하면, 반도체 기판 상부에 층간 절연막(101)을 형성한다.
상기 층간 절연막(101) 하부의 상기 반도체 기판에는 다수의 트랜지스터들, 다수의 배선 구조물들, 전자 소자들 및 절연막들이 더 형성될 수 있다.
도 4를 참조하면, 상기 층간 절연막(101) 상에 제 1 포토레지스트막(103)을 형성한다.
상기 제 1 포토레지스트막(103)은 파지티브 포토레지스트(positive photoresist) 물질 및 네거티브 포토레지스트(negative photoresist) 물질 중에서 선택적으로 사용할 수 있다. 이하, 상기 제 1 포토레지스트막(103)은 파지티브 포토레지스트를 이용하여 형성된 것으로 한다.
상기 파지티브 포토 레지스트 물질은 빛을 받은 부분(103b)의 크로스 링크(cross link)가 깨져 현상액에 의해 제거되는 물질이고, 상기 네거티브 포토 레지스트 물질은 빛을 받은 부분(103a)에 크로스 링크가 생성되어 빛을 받지 않은 부 분이 현상액에 의해 제거되는 물질이다.
도 1 및 도 5에 도시한 바와 같이, 상기 제 1 마스크(110)를 상기 제 1 포토레지스트막(103)과 일정 간격 이격 배치한 후 상기 제 1 마스크(110) 상으로 광을 조사하여 상기 제 1 포토레지스트막(103)에 상기 제 1 마스크(110)의 라인/스페이스 패턴이 전사될 수 있도록 한다.
이후, 노광된 상기 제 1 포토레지스트막(103)을 현상액에 담구거나 현상액을 분사하면, 상기 제 1 포토레지스트막(103)에서 빛을 받은 부분은 상기 현상액에 의해 제거되고 빛을 받지 않은 부분이 남게 된다.
따라서, 도 6에 도시한 바와 같이, 상기 층간 절연막(101) 상에 라인 형태의 제 1 포토레지스트 패턴(103c)이 형성된다.
다음, 도 7에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(103c)이 형성된 상기 층간 절연막(101) 상에 제 2 포토레지스트막(105)을 형성한다.
여기서, 상기 제 2 포토레지스트막(105)은 상기 제 1 포토레지스트막(103)과 서로 다른 특성의 포토레지스트 물질로 이루어질 수 있다. 여기서, 상기 제 2 포토레지스트막(105)은 네거티브 포토레지스트 물질로 이루어진 것으로 한다.
도 2 및 도 8에 도시한 바와 같이, 상기 제 2 마스크(120)를 상기 제 2 포토레지스트막(105)과 일정 간격 이격 배치한 후 상기 제 2 마스크(120) 상으로 광을 조사하여 상기 제 2 포토레지스트막(105)에 상기 제 2 마스크(120)의 라인/스페이스 패턴이 전사될 수 있도록 한다.
이후, 노광된 상기 제 2 포토레지스트막(120)을 현상액에 담구거나 현상액을 분사하면, 상기 제 2 포토레지스트막(120)에서 빛을 받은 부분(105a)은 남고, 빛을 받지 않은 부분(105b)은 상기 현상액에 의해 제거되어 상기 층간 절연막 상에 라인 형태의 제 2 포토레지스트 패턴(105c)이 형성된다.
이로써, 도 9에 도시한 바와 같이, 상기 층간 절연막(101) 상에 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)이 형성된다. 라인 형태의 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)은 서로 교차하여 배치되므로 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)에 의해 상기 층간 절연막(101)의 일부가 노출된다.
도 10을 참조하면, 상기 층간 절연막(101) 상의 일부 영역에는 상기 제 1 포토레지스트 패턴(103c)만 형성되고, 다른 일부 영역에는 상기 제 2 포토레지스트 패턴(105c)만 형성되고, 또 다른 일부 영역에는 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)이 적층되어 형성되고, 또 다른 일부 영역에는 상기 층간 절연막(101)이 노출되어 있다.
도 11은 실시예에 따른 반도체 소자의 제조 방법으로 콘택홀이 형성되는 단면도이고, 도 12는 실시예에 따라 제조된 반도체 소자의 층간 절연막을 보여주는 평면도이다.
도 11 및 도 12에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)을 마스크로 상기 층간 절연막(101)을 식각하여 콘택홀(107)을 형성할 수 있다.
상기 콘택홀(107) 형성 후, 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)은 스트리퍼(stripper) 등을 이용하여 제거될 수 있다.
상기 콘택홀(107)의 상면 형상은 사각형일 수 있다.
상기 콘택홀(107)은 상기 층간 절연막(101) 상에서 일정 간격으로 배치될 수 있다.
상기 콘택홀(107)의 가로세로폭은 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)의 라인/스페이스 폭에 의해 결정될 수 있다.
상기 콘택홀(107)들의 간격은 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)의 라인/스페이스 폭에 의해 결정될 수 있다.
상기 콘택홀(107)의 가로세로 폭은 30nm 내지 100nm 로 형성할 수 있다.
상기 콘택홀(107)의 크기는 상기 제 1 및 제 2 포토레지스트 패턴(103c, 105c)들의 간격에 의해 결정될 수 있다. 예를 들어, 상기 콘택홀(107)의 가로폭은 상기 제 1 마스크(110)의 라인 선폭에 의해 결정될 수 있다. 상기 콘택홀(107)의 세로폭은 상기 제 2 마스크(120)의 스페이스 선폭에 의해 결정될 수 있다. 가로 방향에서 상기 콘택홀(107)들의 간격은 상기 제 1 마스크(110)의 스페이스 선폭에 의해 결정될 수 있다. 세로 방향에서 상기 콘택홀(107)들의 간격은 상기 제 2 마스크(120)의 라인 선폭에 의해 결정될 수 있다.
상기와 같은 방법으로 제조되는 콘택홀(107)은 반도체 소자 중 메모리, 로직, CMOS관련 소자들에 모두 적용될 수 있다.
이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 및 도 2는 실시예에 따른 반도체 소자를 제조하기 위한 포토 마스크를 보여주는 평면도들이다.
도 3 내지 도 9는 실시예에 따른 콘택홀을 형성하는 공정을 보여주는 평면도들이다.
도 10은 도 9의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 11은 실시예에 따른 반도체 소자의 제조 방법으로 콘택홀이 형성되는 단면도이다.
도 12는 실시예에 따라 제조된 반도체 소자의 층간 절연막을 보여주는 평면도이다.

Claims (10)

  1. 피식각막 상에 서로 교차하며 적층된 제 1 및 제 2 포토레지스트 라인 패턴을 형성하는 단계; 및
    상기 제 1 및 제 2 포토레지스트 라인 패턴을 마스크로 상기 피식각막을 식각하여 상기 피식각막에 사각형 홀 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 미세 패턴 제조 방법.
  2. 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 제 1 포토레지스트막을 형성하고 패터닝하여 제 1 방향으로 제 1 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 포토레지스트 패턴이 형성된 상기 절연막 상에 제 2 포토레지스트막을 형성하고 패터닝하여 상기 제 1 방향과 교차하는 제 2 방향으로 제 2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제 1 및 제 2 포토레지스트 패턴을 마스크로 상기 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 제 1 및 제 2 포토레지스트막은 파지티브 포토레지스트 물질 및 네거티브 포토레지스트 물질 중 하나로 이루어지며 상기 제 1 및 제 2 포토레지스트막은 서로 다른 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2항에 있어서,
    상기 제 1 포토레지스트 패턴을 형성하는 단계에 있어서,
    상기 제 1 포토레지스트막 상부에 라인/스페이스 패턴을 갖는 제 1 마스크를 배치하는 단계;
    상기 제 1 마스크로 광을 조사하여 상기 제 1 포토레지스트막 상에 선택적으로 노광하는 단계; 및
    상기 제 1 포토레지스트막을 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 2항에 있어서,
    상기 제 2 포토레지스트 패턴을 형성하는 단계에 있어서,
    상기 제 2 포토레지스트막 상부에 라인/스페이스 패턴을 갖는 제 2 마스크를 배치하는 단계;
    상기 제 2 마스크로 광을 조사하여 상기 제 2 포토레지스트막 상에 선택적으로 노광하는 단계; 및
    상기 제 2 포토레지스트막을 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 2항에 있어서,
    상기 절연막을 식각하는 단계에 있어서,
    상기 제 1 및 제 2 포토레지스트 패턴에 의해 노출되는 상기 절연막이 식각되어 적어도 하나의 콘택홀이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 콘택홀은 상기 절연막에 일정 간격으로 배치되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 6항에 있어서,
    상기 콘택홀의 크기는 상기 제 1 및 제 2 포토레지스트 패턴들의 간격에 의해 결정되는 것을 특징으로 반도체 소자의 제조 방법.
  9. 제 6항에 있어서,
    상기 콘택홀들의 간격은 상기 제 1 및 제 2 포토레지스트 패턴의 선폭에 의해 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 6항에 있어서,
    상기 콘택홀의 선폭은 30nm 내지 100nm인 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020070117290A 2007-11-16 2007-11-16 미세 패턴 제조 방법 및 반도체 소자의 제조 방법 KR20090050699A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020070117290A KR20090050699A (ko) 2007-11-16 2007-11-16 미세 패턴 제조 방법 및 반도체 소자의 제조 방법
US12/267,567 US20090130601A1 (en) 2007-11-16 2008-11-08 Method for fabricating semiconductor device
CNA2008101776014A CN101436528A (zh) 2007-11-16 2008-11-17 制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070117290A KR20090050699A (ko) 2007-11-16 2007-11-16 미세 패턴 제조 방법 및 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20090050699A true KR20090050699A (ko) 2009-05-20

Family

ID=40642347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070117290A KR20090050699A (ko) 2007-11-16 2007-11-16 미세 패턴 제조 방법 및 반도체 소자의 제조 방법

Country Status (3)

Country Link
US (1) US20090130601A1 (ko)
KR (1) KR20090050699A (ko)
CN (1) CN101436528A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014113245A1 (en) * 2013-01-15 2014-07-24 International Business Machines Corporation Lithographic error reduction by pattern matching

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US8304172B2 (en) * 2009-11-12 2012-11-06 Advanced Micro Devices, Inc. Semiconductor device fabrication using a multiple exposure and block mask approach to reduce design rule violations
CN102148200B (zh) * 2010-02-09 2013-12-11 中芯国际集成电路制造(上海)有限公司 形成存储器有源层图案的方法
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
CN102231362A (zh) * 2011-06-28 2011-11-02 上海宏力半导体制造有限公司 半导体器件刻蚀方法以及半导体器件
CN102866578B (zh) * 2011-07-06 2016-08-31 中芯国际集成电路制造(上海)有限公司 光刻方法
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR101993255B1 (ko) 2013-01-07 2019-06-26 삼성전자주식회사 콘택 홀 형성 방법
CN103996604B (zh) * 2014-06-09 2016-08-31 上海华力微电子有限公司 一种采用双侧墙工艺形成超低尺寸图形的方法
TWI675399B (zh) * 2017-08-04 2019-10-21 力晶積成電子製造股份有限公司 開孔及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204187B1 (en) * 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6245685B1 (en) * 1999-09-01 2001-06-12 Taiwan Semiconductor Manufacturing Company Method for forming a square oxide structure or a square floating gate structure without rounding effect
US7005235B2 (en) * 2002-12-04 2006-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method and systems to print contact hole patterns
KR100549012B1 (ko) * 2004-06-24 2006-02-02 삼성전자주식회사 박스형의 실린더형 스토리지 노드들을 갖는 반도체소자 및그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014113245A1 (en) * 2013-01-15 2014-07-24 International Business Machines Corporation Lithographic error reduction by pattern matching
US8927198B2 (en) 2013-01-15 2015-01-06 International Business Machines Corporation Method to print contact holes at high resolution

Also Published As

Publication number Publication date
CN101436528A (zh) 2009-05-20
US20090130601A1 (en) 2009-05-21

Similar Documents

Publication Publication Date Title
KR20090050699A (ko) 미세 패턴 제조 방법 및 반도체 소자의 제조 방법
US8580685B2 (en) Integrated circuit having interleaved gridded features, mask set, and method for printing
KR100843870B1 (ko) 반도체 소자의 미세 패턴 형성 방법
JP2002122976A5 (ko)
JP4804802B2 (ja) フォトマスク及びこれを用いたパターン製造方法
KR100801745B1 (ko) 포토마스크 및 그 형성방법
US9535319B2 (en) Reticle, system comprising a plurality of reticles and method for the formation thereof
CN106610563B (zh) 掩膜版及双重图形化法的方法
US9397012B2 (en) Test pattern for feature cross-sectioning
US20120214103A1 (en) Method for fabricating semiconductor devices with fine patterns
TW201832108A (zh) 半導體佈局圖案分割方法
KR101159689B1 (ko) 반도체 소자의 오버레이 버니어 형성 방법
KR20100089503A (ko) 반도체 소자 패턴 및 이를 이용한 패턴 선폭 측정 방법
KR100801738B1 (ko) 포토마스크 및 그 형성방법
US7964325B2 (en) Mask and method for forming a semiconductor device using the same
US9971250B2 (en) Method of decomposing layout design for preparing photomask set printed onto wafer by photolithography, method of forming photomask set and method of fabricating integrated circuit
US8533638B2 (en) Post-optical proximity correction photoresist pattern collapse rule
KR100687868B1 (ko) 홀 패턴 어레이의 가장 자리 보상 방법
KR100896860B1 (ko) 단차 영역의 패턴 균일도 향상을 위한 광학 근접 보상 방법
KR100595328B1 (ko) 패턴 형성 방법
KR20090072672A (ko) 오버레이 버니어용 노광 마스크 및 이를 이용한 오버레이버니어 형성 방법
KR100728947B1 (ko) 반도체소자용 레티클을 이용한 노광방법
KR101087789B1 (ko) 반도체 소자의 제조 방법
KR100959440B1 (ko) 마스크, 마스크의 제조 방법 및 이를 이용하여 제조된 반도체 소자
KR101090468B1 (ko) 컨택홀 형성을 위한 포토마스크 및 이를 이용한 컨택홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application