TW201832108A - 半導體佈局圖案分割方法 - Google Patents

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Abstract

一種半導體佈局圖案分割方法，包含有以下步驟：(a) 接收一半導體佈局圖案；(b) 進行一第一分割步驟，以獲得一格柵圖案與一非格柵圖案；(c) 辨識出該格柵圖案之複數個交錯區域，且將該等交錯區域交替標示為第一區域與第二區域；(d) 對該格柵圖案進行一第二分割步驟，以獲得彼此垂直的複數個第一子圖案與複數個第二子圖案，該等第一子圖案包含該等第一區域，該等第二子圖案包含該等第二區域；以及(e) 分別於該等第一子圖案內之該等第一區域與該等第二子圖案內之該等第二區域中設置一第一輔助特徵。上述步驟(a)至步驟(e)係進行於一電腦裝置內。

Description

半導體佈局圖案分割方法
本發明有關於一種半導體佈局圖案分割方法，尤指一種用於多重圖案化技術之半導體佈局圖案分割方法。
在半導體積體電路之製程中，積體電路的微結構之製造，需要在如半導體基材/膜層、介電材料層、或金屬材料層等適當的基材或材料層中，利用如微影及蝕刻等製程形成具有精確尺寸之微小圖案。為達到此一目的，在傳統的半導體技術中，係在目標材料層上形成遮罩層(mask layer)，以便先在該遮罩層中形成/定義這些微小圖案，隨後將該等圖案轉移至目標膜層。一般而言，遮罩層可包含藉由微影製程形成之圖案化光阻層，和/或利用該圖案化光阻層形成的圖案化遮罩層。隨著積體電路的複雜化，這些微小圖案的尺寸不斷地減小，所以用來產生特徵圖案的設備就必須滿足製程解析度及疊對準確度(overlay accuracy)的嚴格要求。在這一點上，解析度被視為在預定的製造條件下用來圖案化最小尺寸的影像的能力衡量值。
然而，隨著半導體科技不斷進步至85奈米(nanometer，nm)以下，單一圖案化(single patterning)方法已無法滿足製造微小線寬圖案之解析度需求或製程需求。是以，半導體業者現在係採用多重圖案化(multiple patterning)方法，例如雙重圖案化(double patterning)製程，作為克服微影曝光裝置之解析度極限的途徑。一般而言，在多重圖案化製程中，首先係將緻密圖案(其個別圖案尺寸及/或圖案間間距低於微影裝置之解析度極限)拆解至不同的光罩。隨後將該等光罩上的圖案轉移至光阻層/遮罩層，故可使不同光罩上的圖案組合成原始的目標圖案。
由此可知，多重圖案化方法係為一精密且製程控制要求極高的製程方法，故多重圖案化方法的採用，無可避免地增加了製程複雜度。
因此，本發明之一目的即在於提供一種半導體佈局圖案分割方法，可有效率地將佈局圖案的分割，並形成在不同的光罩上，使得後續的多重圖案化製程得以順利進行。
根據本發明之申請專利範圍，係提供一種半導體佈局圖案分割方法，包含有以下步驟：(a) 接收一半導體佈局圖案；(b) 對該半導體佈局圖案進行一第一分割(separation/decomposition)步驟，以獲得一格柵(grille)圖案與一非格柵(non-grille)圖案；(c) 辨識(recognizing)出該格柵圖案之複數個交錯(intersection)區域，且將該等交錯區域交替(alternately)標示為第一區域與第二區域；(d) 對該格柵圖案進行一第二分割步驟，以獲得複數個第一子圖案(sub-patterns)與複數個第二子圖案，該等第一子圖案係沿一第一方向延伸且包含該等第一區域，該等第二子圖案係沿一第二方向延伸且包含該等第二區域，且該第一方向與該第二方向彼此垂直；以及(e) 分別於該等第一子圖案內之該等第一區域與該等第二子圖案內之該等第二區域中設置一第一輔助特徵(assistance feature)。另外，上述步驟(a)至步驟(e)係進行於一電腦裝置內。
根據本發明之申請專利範圍，更提供一種半導體佈局圖案分割方法，包含有以下步驟：(a) 接收一半導體佈局圖案；(b) 對該半導體佈局圖案進行一第一分割步驟，以獲得一格柵圖案與一非格柵圖案；以及(c) 於該非格柵圖案內設置複數個第一輔助特徵。另外，上述步驟(a)至步驟(c)係進行於一電腦裝置內。
根據本發明所提供之半導體佈局圖案分割方法，係可根據不同類型的圖案進行拆解以及分別加入輔助特徵的步驟：根據對格柵圖案拆解以及加入輔助特徵，以及對非格柵圖案加入輔助特徵等步驟，係可確保後續輸出至任一單一光罩上所有的圖案都能清晰成像，並得以準確且忠實地轉移至標的材料膜層上。是以，本發明所提供之半導體佈局圖案分割方法更具有能改善多重圖案化製程結果之功效。
熟悉該項技藝之人士應可理解的是，以下提供多個不同的實施例，用以揭露本發明的不同特徵，但不以此為限。另外，以下揭露之圖式被簡化以更清楚表達本發明之特徵，故以下揭露之圖示並未繪示出一指定元件（或裝置）之所有元件。此外，以下揭露之圖示乃根據本發明理想化之示意圖，故由這些示意圖變異之型態，利如因製造技術和或容許誤差造成的差異係為可預期的。也因此本發明之揭露不應指限定於以下圖式揭露之特定形狀，且應包括如因製程技術造成的形狀的偏差。
此外，熟悉該項技藝之人士應可理解以下說明中，當某一組成元件，例如一區域、一層、一部分等類似組成元件，被稱為在另一組成元件「上」，乃指該組成元件係直接設置於該另一組成元件上，亦可指涉或有其他組成元件介於兩者之間。然而，當某一組成元件背稱為直皆形成在另一組成元件上，則是指這兩個組成元件之間並未再有其他組成元件存在。另外，本發明所揭露之當某一組成元件「形成」在另一組成元件上時，該組成元件係可以生長(growth)、沈積(deposition)、蝕刻(etch)、連結(attach)、連接(connect)耦接(couple)等方法，或其他方式製備或製造於該組成元件上。
另外，本發明中所使用之用語如「底部」、「下方」、「上方」、「頂部」等，係用以描述圖示中不同組成元件的相對位置。然而，當將圖式翻轉使其上下顛倒時，前述之「上方」即成為「下方」。由此可知，本發明中所使用的相對性描述用語係可依據該元件或設備的方位而定。
請參閱第1圖至第8圖，第1圖係為本發明所提供之半導體佈局圖案分割方法之一較佳實施例之流程圖，而第2圖至第8圖係為該較佳實施例所提供之半導體佈局圖案分割方法之示意圖。如第1圖所示，本發明所提供之半導體佈局圖案分割方法100包含：
步驟102：接收一半導體佈局圖案；
請同時參閱第2圖。如第2圖所示，本較佳實施例首先接收一半導體佈局圖案200，半導體佈局圖案200可包含積體電路中將要形成於任一膜層內的電路圖案，其可以是一後段製程(back-end-of-line，BEOL)製程中的電路圖案，例如內連線層圖案，亦可以是前段製程(front-end-of-line，FEOL)製程中的電路圖案。此外，第2圖所示之半導體佈局圖案200的尺寸與比例係簡化以利清楚說明本實施例之內容，並非依實際產品之比例繪製。
接下來，本發明所提供之半導體佈局圖案分割方法100係進行：
步驟104：對該半導體佈局圖案進行一第一分割步驟，以獲得一格柵圖案與一非格柵圖案；
請同時參閱第3圖。如第3圖所示，接下來，對該半導體佈局圖案200進行第一分割步驟。詳細地說，係對半導體佈局圖案200進行辨識，當半導體佈局圖案200中的特徵圖案同時包含有沿一第一方向D1延伸與沿一第二方向D2延伸，並且包含有交錯(intersection)區域的特徵時，即將其定義為一格柵圖案202G。且如第3圖所示，第一方向D1與第二方向D2互相垂直。另外，半導體佈局圖案200中，僅沿單一方向延伸，例如僅沿第二方向D2延伸，並且沿第一方向D1排列的彼此平行的特徵圖案係被定義為一非格柵圖案202N。依上述條件定義出格柵圖案202G與非格柵圖案202N後，本發明係直接將格柵圖案202G與非格柵圖案202N分割，以分別進行後續步驟。
接下來，本發明係對格柵圖案202G與非格柵圖案202N分別進行以下步驟，首先請參閱步驟106a：
步驟106a：辨識出該格柵圖案之複數個交錯區域，且將該等交錯區域交替標示為第一區域與第二區域；
請同時參閱第4圖。如前所述，格柵圖案202G包含有複數個沿第一方向D1延伸與複數個沿第二方向D2延伸，且彼此交錯的特徵圖案。因此，本發明更在分割出格柵圖案202G之後，辨識出格柵圖案202G所包含的交錯區域，並如第4圖所示，將交錯區域交替地標示為第一區域”0”與第二區域”1”。是以，本發明係於格柵圖案202G內標示出複數個第一區域”0”與複數個第二區域”1”，且任一第一區域”0”係與一第二區域”1”相鄰，反之亦然。
在標示出第一區域”0”與第二區域”1”之後，本發明係對格柵圖案202G進行以下步驟：
步驟106b：對該格柵圖案進行一第二分割步驟，以獲得複數個第一子圖案與複數個第二子圖案，該等第一子圖案係沿第一方向延伸且包含該等第一區域，該等第二子圖案係沿第二方向延伸且包含該等第二區域；
請同時參閱第5圖。接下來本發明係對格柵圖案202G進行第二分割步驟，如第5圖所示，第二分割步驟係將格柵圖案202G分割成複數個第一子圖案204a複數個第二子圖案204b。在本較佳實施例中，第一子圖案204a與第二子圖案204b可包含相同的寬度W’，但不限於此。第一子圖案204a係沿第一方向D1延伸，並沿第二方向D2排列。更重要的是，第一子圖案204a包含有複數個第一區域”0”。第二子圖案204b係沿第二方向D2延伸，並沿第一方向D1排列。更重要的是，第二子圖案204b包含有複數個第二區域”1”。換句話說，第一子圖案204a與第二子圖案204b彼此互相垂直，且本發明係將第一區域”0”與第二區域”1”分別指派(assign)至第一子圖案204a與第二子圖案204b，如第5圖所示。
在第二分割步驟之後，本發明係進行以下步驟：
步驟106c：分別於該等第一子圖案內之該等第一區域與該等第二子圖案內之該等第二區域中設置一輔助特徵；
請同時參閱第6圖。接下來，本發明係於第一子圖案204a內的第一區域”0”與第二圖案204b內的第二區域”1”中分別設置一輔助特徵210。值得注意的是，在本較佳實施例中，設置於第一子圖案204a與第二子圖案204b之內的輔助特徵210係為空隙(void)圖案，換句話說，由於輔助特徵210的設置，係於第一子圖案204a與第二子圖案204b之內形成複數個等距的空隙。更需注意的是，輔助特徵210之寬度W小於第一子圖案204a之寬度W’與第二子圖案204b之寬度W’。換句話說，輔助特徵210並未截斷第一子圖案204a與第二子圖案204b。如第6圖所示，第一子圖案204a中任二相鄰之輔助特徵210之間距d係大於一第二子圖案204b之寬度與該第二子圖案204b兩側之二個間距的和dS ，同理第二子圖案204b中任二相鄰之輔助特徵210之間距d係大於一第一子圖案204a之寬度與該第一子圖案204a兩側之二個間距的和dS 。
請重新參閱第1圖。除了針對格柵圖案202G進行上述步驟106a至步驟106c之外，本發明更包含以下步驟：
步驟108：於該非格柵圖案內設置複數個輔助特徵；
請同時參閱第3圖與第7圖。如第3圖所示，非格柵圖案202N包含有複數個第三子圖案206，分別沿第一方向D1排列且沿第二方向D2延伸。而在本較佳實施例中，係可於實施上述步驟106a～步驟106c的同時進行步驟108，以於非格柵圖案202N內形成複數個輔助特徵220，如第7圖所示。值得注意的是，輔助特徵220係沿第一方向D1延伸且沿第二方向D2排列。換句話說，輔助特徵220的延伸方向與第三子圖案206垂直，而輔助特徵220的排列方向亦與與第三子圖案206垂直。值得注意的是，設置於非格柵圖案202N內的輔助特徵220係為實體圖案，並非如設置於第一子圖案204a與第二子圖案204b之內的輔助特徵210為空隙圖案。
另外須注意的是，上述步驟102至步驟106c與步驟108皆可進行於一電腦裝置內。而在步驟106c和/或步驟108之後，本發明更進行：
步驟110：輸出至光罩
請參閱第8圖。在完成格柵圖案202G與非格柵圖案202N的分割、對格柵圖案202G進行分割以及設置輔助特徵210、以及於非格柵圖案202N內設置輔助特徵220之後，本較佳實施例更可將第一子圖案204a、輔助特徵210、非格柵圖案202N（包含第三子圖案206）與輔助特徵220輸出至一第一光罩230，同時將第二子圖案204b與輔助特徵210輸出至一第二光罩232，如第8圖所示。另外請參閱第9圖，其為本較佳實施例之一變化型之示意圖。在本變化型中，係可將第一子圖案204a與輔助特徵210輸出至一第一光罩230’，而將非格柵圖案202N（包含第三子圖案206）與輔助特徵220，以及第二子圖案204b與輔助特徵210輸出至一第二光罩232’。換句話說，非格柵圖案202N（包含第三子圖案206）與輔助特徵220係可依製程需要而與第一子圖案204a與輔助特徵210輸出至相同光罩，或與第二子圖案204b與輔助特徵210輸出至相同光罩。另外，在本發明的其他實施例中，步驟108係為一選擇性的步驟。也就是說，非格柵圖案202N內可不設置任何輔助特徵。因此，在這些實施例中，本發明係可將第一子圖案204a、輔助特徵210、非格柵圖案202N的第三子圖案206輸出至第一光罩（圖未示），同時將第二子圖案204b與輔助特徵210輸出至一第二光罩。
另外請參閱第10圖，第10圖係為本發明所提供之半導體佈局圖案分割方法之另一較佳實施例之示意圖。須注意的是，本較佳實施例中與前述較佳實施例相同的步驟與組成元件係與前述實施例相同，故於此將不再予以贅述。本較佳實施例與前述較佳實施例不同之處在於，在完成格柵圖案202G與非格柵圖案202N的分割、對格柵圖案202G進行分割以及設置輔助特徵210、以及於非格柵圖案202N內設置輔助特徵220之後，本發明更可將第一子圖案204a與輔助特徵210輸出至一第一光罩230’’、將第二子圖案204b與輔助特徵210輸出至一第二光罩232’’、同時將非格柵圖案202N（包含第三子圖案206）與輔助特徵220輸出至一第三光罩234，如第10圖所示。
另外請參閱第11圖，第11圖係為本發明所提供之半導體佈局圖案分割方法之又一較佳實施例之示意圖。須注意的是，本較佳實施例中與前述較佳實施例相同的步驟與組成元件係與前述實施例相同，故於此將不再予以贅述。本較佳實施例與前述較佳實施例不同之處在於，在本實施例中步驟106a～步驟106c係為一選擇性的步驟。也就是說，格柵圖案202G可不接受第二分割步驟，且格柵圖案202G內可不設置任何輔助特徵。因此，在本較佳實施例中，本發明係可將格柵圖案202G輸出至一第一光罩230’’’，而將非格柵圖案202N（包含第三子圖案206）與輔助特徵220輸出至一第二光罩232’’’，如第11圖所示。
請參閱第12圖。在根據本發明的不同實施例獲得上述光罩之後，係可進行多重圖案化製程，將上述光罩所包含之圖案轉移至一材料層。在本發明的一些實施例中，材料層可以是一金屬層。舉例來說，根據第8圖、第9圖與第11圖所示之實施例，係可利用雙重圖案化製程，例如以顯影-蝕刻-顯影-蝕刻的2P2E方式或以顯影-顯影-蝕刻的2P1E方式，將第一光罩之第一子圖案204a、輔助特徵210、非格柵圖案202N（包含第三子圖案206）以及輔助特徵220轉移至該材料層，以及將第二光罩之第二子圖案204b與輔助特徵220轉移至該材料層，以形成一圖案化材料層250，且該圖案化材料層250包含如第2圖所示之半導體佈局圖案。又或者，可根據第10圖所示之實施例，利用多重圖案化製程，將第一光罩230’之第一子圖案204a與輔助特徵210、第二光罩232’之第二子圖案204b與輔助特徵210、以及第三光罩234之非格柵圖案202N（包含第三子圖案206）以及輔助特徵220轉移至一材料層，以形成圖案化材料層250，且圖案化材料層250包含如第2圖所示之半導體佈局圖案。是以，圖案化材料層250本身可包含一格柵圖案層252以及複數個非格閘圖案層254。
請仍然參閱第12圖。在本發明的其他實施例中，材料層也可以是半導體層或介電層。舉例來說，可利用上述之雙重圖案化製程或多重圖案化製程，根據第8～11圖所示之實施例，將光罩上的子圖案與輔助特徵等轉移至該材料層，以形成一圖案化材料層250’，且該圖案化材料層250’包含如第2圖所示之半導體佈局圖案。更重要的是，此時圖案化材料層250’所包含之半導體佈局圖案係為溝渠圖案。之後，可將所需的材料，舉例來說可以是金屬材料或絕緣材料，填入該溝渠圖案，並依需要進行平坦化製程，而於溝渠圖案內形成與圖案化材料層250’互補之圖案。是以，圖案化材料層250’內可形成一格柵圖案層252’以及複數個非格閘圖案層254’，且如前所述，格柵圖案層252’與非格柵圖案層254’可包含金屬材料或絕緣材料。
值得注意的是，在雙重/多重圖案化製程中，第一子圖案204a與第二子圖案204b的交錯區域係成為一重疊區域，而第一子圖案204a與第二子圖案204b的交錯區域設置的輔助特徵210係為空隙圖案，而在進行蝕刻製程時，此空隙型態的輔助特徵210可避免交錯/重疊區域發生過度蝕刻的問題。是以，最終形成的圖案化材料層250即可同於所欲獲得的半導體佈局圖案200。另外須注意的是，雖然非格柵圖案202N內設置的輔助特徵220係為實體特徵，但輔助特徵220的設置係乃是為了避免第三子圖案206在微影時發生線末緊縮(line end shortening)的問題，故輔助特徵220之尺寸係可以最終無法轉移至材料層為準，例如可以是在微影製程時無法被蝕刻出來的特徵，甚至是尺寸低於光罩輸出機台之解析度極限而無法轉印至光罩上的不可轉印(non-printable)特徵。是以，可確保最終獲得的圖案化材料層250，係同於所欲獲得的半導體佈局圖案200。
根據本發明所提供之半導體佈局圖案分割方法，係可根據不同類型的圖案進行拆解以及分別加入輔助特徵的步驟：根據對格柵圖案拆解以及加入輔助特徵，以及對非格柵圖案加入輔助特徵等步驟，係可確保後續輸出至任一單一光罩上所有的圖案都能清晰成像，並得以準確且忠實地轉移至標的材料膜層上，以形成所需的實體圖案或溝渠圖案。是以，本發明所提供之半導體佈局圖案分割方法更具有能改善多重圖案化製程結果之功效。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧半導體佈局圖案分割方法
102～110‧‧‧步驟
200‧‧‧半導體佈局圖案
202G‧‧‧格柵圖案
204a‧‧‧第一子圖案
204b‧‧‧第二子圖案
206‧‧‧第三子圖案
202N‧‧‧非格柵圖案
210‧‧‧輔助特徵
220‧‧‧輔助特徵
230、230’、230’’、230’’’‧‧‧第一光罩
232、232’、232’’、232’’’‧‧‧第二光罩
234‧‧‧第三光罩
250‧‧‧圖案化材料層
252、252’‧‧‧格柵圖案層
254、254’‧‧‧非格閘圖案層
0‧‧‧第一區域
1‧‧‧第二區域
D1‧‧‧第一方向
D2‧‧‧第二方向
W‧‧‧輔助特徵寬度
W’‧‧‧第一子圖案寬度、第二子圖案寬度
d‧‧‧輔助特徵間距
ds‧‧‧第一子圖案寬度與兩旁間距之和、第二子圖案寬度與兩旁間距之和
第1圖為本發明所提供之半導體佈局圖案分割方法之一較佳實施例之流程圖。 第2圖至第8圖為該較佳實施例所提供之半導體佈局圖案分割方法之示意圖。 第9圖為上述較佳實施例之一變化型之示意圖。 第10圖至第11圖為本發明所提供之半導體佈局圖案分割方法之其他較佳實施例之示意圖。 第12圖為根據本發明所提供之半導體佈局圖案分割方法最終形成之一圖案化膜層之示意圖。

Claims (20)

  1. 一種半導體佈局圖案分割(decomposition)方法，包含有以下步驟： (a) 接收一半導體佈局圖案； (b) 對該半導體佈局圖案進行一第一分割(separation/decomposition)步驟，以獲得一格柵(grille)圖案與一非格柵(non-grille)圖案； (c) 辨識(recognizing)出該格柵圖案之複數個交錯(intersection)區域，且將該等交錯區域交替(alternately)標示為第一區域與第二區域； (d) 對該格柵圖案進行一第二分割步驟，以獲得複數個第一子圖案(sub-patterns)與複數個第二子圖案，該等第一子圖案係沿一第一方向延伸且包含該等第一區域，該等第二子圖案係沿一第二方向延伸且包含該等第二區域，且該第一方向與該第二方向彼此垂直；以及 (e) 分別於該等第一子圖案內之該等第一區域與該等第二子圖案內之該等第二區域中設置一第一輔助特徵(assistance feature)， 其中該步驟(a)至該步驟(e)係進行於一電腦裝置內。
  2. 如申請專利範圍第1項所述之半導體佈局圖案分割方法，其中該等第一輔助特徵之寬度小於該等第一子圖案之寬度與該等第二子圖案之寬度。
  3. 如申請專利範圍第1項所述之半導體佈局圖案分割方法，其中該等第一子圖案之寬度與該等第二子圖案之寬度相同。
  4. 如申請專利範圍第1項所述之半導體佈局圖案分割方法，其中該等第一子圖案中任二相鄰之該等第一輔助特徵之間距係大於一該第二子圖案之寬度與該第二子圖案兩側之二個間距的和。
  5. 如申請專利範圍第1項所述之半導體佈局圖案分割方法，其中該等第二子圖案中任二相鄰之該等第一輔助特徵之間距係大於一該第一子圖案之寬度與該第一子圖案兩側之二個間距的和。
  6. 如申請專利範圍第1項所述之半導體佈局圖案分割方法，其中該非格柵圖案包含有複數個第三子圖案，分別沿該第一方向排列且沿該第二方向延伸。
  7. 如申請專利範圍第6項所述之半導體佈局圖案分割方法，更包含一於該非格柵圖案內設置複數個第二輔助特徵之步驟，且該等第二輔助特徵係沿該第一方向延伸。
  8. 如申請專利範圍第1項所述之半導體佈局圖案分割方法，更包含一步驟，輸出該等第一子圖案、該等第一輔助特徵與該非格柵圖案至一第一光罩，以及輸出該等第二子圖案與該等第一輔助特徵至一第二光罩。
  9. 如申請專利範圍第8項所述之半導體佈局圖案分割方法，更包含一步驟，將該第一光罩之該等第一子圖案、該等第一輔助特徵與該非格柵圖案以及該第二光罩之該等第二子圖案與該等第一輔助特徵轉移至一材料層，以形成一圖案化材料層，且該圖案化材料層包含該半導體佈局圖案。
  10. 如申請專利範圍第1項所述之半導體佈局圖案分割方法，更包含一步驟，輸出該等第一子圖案與該等第一輔助特徵至一第一光罩、輸出該等第二子圖案與該等第一輔助特徵至一第二光罩、以及輸出該非格柵圖案至一第三光罩。
  11. 如申請專利範圍第10項所述之半導體佈局圖案分割方法，更包含一步驟，將該第一光罩之該等第一子圖案與該等第一輔助特徵、該第二光罩之該等第二子圖案與該等第一輔助特徵、以及該第三光罩之該非格柵圖案轉移至一材料層，以形成一圖案化材料層，且該圖案化材料層包含該半導體佈局圖案。
  12. 一種半導體佈局圖案分割方法，包含有以下步驟： (a) 接收一半導體佈局圖案； (b) 對該半導體佈局圖案進行一第一分割步驟，以獲得一格柵圖案與一非格柵圖案；以及 (c) 於該非格柵圖案內設置複數個第一輔助特徵， 其中該步驟(a)至該步驟(c)係進行於一電腦裝置內。
  13. 如申請專利範圍第12項所述之半導體佈局圖案分割方法，其中該等第一輔助特徵係沿一第一方向延伸，並沿一第二方向排列，且該第一方向與該第二方向彼此垂直。
  14. 如申請專利範圍第13項所述之半導體佈局圖案分割方法，更包含以下步驟： (d) 辨識出該格柵圖案之複數個交錯區域，且將該等交錯區域交替標示為第一區域與第二區域； (e) 對該格柵圖案進行一第二分割步驟，以獲得複數個第一子圖案與複數個第二子圖案，該等第一子圖案係沿該第一方向延伸且包含該等第一區域，該等第二子圖案係沿該第二方向延伸且包含該等第二區域；以及 (f) 分別於該等第一子圖案內之該等第一區域與該等第二子圖案內之該等第二區域中設置一第二輔助特徵， 其中該步驟(d)至該步驟(f)係進行於一電腦裝置內。
  15. 如申請專利範圍第14項所述之半導體佈局圖案分割方法，其中該等第二輔助特徵之寬度小於該等第一子圖案之寬度與該等第二子圖案之寬度。
  16. 如申請專利範圍第14項所述之半導體佈局圖案分割方法，其中該等第一子圖案中任二相鄰之該等第一輔助特徵之間距係大於一該第二子圖案之寬度與該第二子圖案兩側之二個間距的和。
  17. 如申請專利範圍第14項所述之半導體佈局圖案分割方法，其中該等第二子圖案中任二相鄰之該等第一輔助特徵之間距係大於一該第一子圖案之寬度與該第一子圖案兩側之二個間距的和。
  18. 如申請專利範圍第14項所述之半導體佈局圖案分割方法，更包含一步驟，輸出該等第一子圖案、該等第二輔助特徵、該非格柵圖案與該等第一輔助特徵至一第一光罩，以及輸出該等第二子圖案與該等第二輔助特徵至一第二光罩。
  19. 如申請專利範圍第14項所述之半導體佈局圖案分割方法，更包含一步驟，輸出該等第一子圖案與該等第二輔助特徵至一第一光罩、輸出該等第二子圖案與該等第二輔助特徵至一第二光罩、以及輸出該非格柵圖案與該等第一輔助特徵至一第三光罩。
  20. 如申請專利範圍第12項所述之半導體佈局圖案分割方法，更包含一步驟，將該格柵圖案輸出至一第一光罩，以及輸出該非格柵圖案與該等第一輔助特徵至一第二光罩。
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