KR100493029B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents

반도체 소자의 미세 패턴 형성방법 Download PDF

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Abstract

레지스트 패턴의 플로우 양을 제어함으로써 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법에 대하여 개시한다. 본 발명의 일 실시예에 의하여 먼저 식각하고자 하는 물질막 상에 소정의 패턴 간격을 가지는 레지스트 패턴을 형성한다. 계속해서 이 레지스트 패턴 상에 플로우 제어 장벽층을 형성하는데, 플로우 제어 장벽층은 레지스트 플로우 공정에서 모든 위치에서 플로우가 균일하게 이루어지게 하는 역할을 한다. 그리고 이것을 이용하면 플로우된 패턴의 프로파일도 버티칼하게 할 수 있다. 플로우 제어 장벽층은 수용성 고분자 및 가교제를 포함한 재료를 레지스트 패턴 상에 도포한 다음, 이를 믹싱 및 베이킹(mixing and baking) 한 후에 탈이온수로 처리함으로써 형성할 수도 있다. 그리고 계속해서 레지스트 플로우 공정을 진행하여 극미세 패턴을 형성한 다음, 하부의 물질막을 식각한다. 본 발명에 의하면 KrF 레지스트를 사용해서도 임계 치수가 100nm 이하인 콘택 홀 또는 라인 및 스페이서 형태의 미세 패턴을 형성할 수 있다.

Description

반도체 소자의 미세 패턴 형성방법{Forming method of fine patterns for semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 보다 구체적으로는 노광 파장의 한계 이하의 크기를 갖는 미세한 패턴을 형성하는 방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 보다 미세한 패턴을 형성할 필요성은 계속 증가하고 있다. 이렇게 계속적으로 작아지는 디자인 룰을 뒷받침하기 위해서는 여러 가지 새로운 공정 기술들이 요구된다. 그 중에서 우선적으로 개선되어야 할 부분이 포토리소그라피 공정으로서, 예를 들면 새로운 광원과 여기에 적합한 포토레지스트 재료를 개발하거나 이를 이용할 수 있는 노광 장비의 개발이 요구된다. 아울러, 새로운 광원 및 개량된 장비에 적합한 새로운 공정 프로세스를 개발하는 것도 미세 패턴을 형성하기 위해서는 필수적이다.
현재 포토리소그라피 공정에서 널리 사용되고 있는 KrF 광원은, 지속적으로 감소하고 있는 패턴의 임계 치수에 비하여 파장이 길기 때문에 더욱 미세한 패턴을 형성하는 데에는 일정한 한계에 다다르고 있다. 그래서, 보다 짧은 파장의 빛을 사용하기 위한 연구가 계속적으로 진행되었다. 이에 따라서 ArF 가스 또는 F2 가스를 광원으로 사용하는 방법이 등장하게 되었다. 아울러 새로운 광원에서 방사되는 ArF(193nm) 엑시머 레이저(excimer laser) 또는 F2(157nm) 엑시머 레이저를 사용하여 노광하는 기술 및 장치들도 현재 개발되고 있다.
ArF 엑시머 레이저나 F2 엑시머 레이저를 실제 공정에 적용하여 미세 패턴을 형성하기 위해서는, 이에 적합한 레지스트 재료 및 공정 기술을 함께 개발하고 발전시킬 필요가 있다. 현재는 여러 가지 재료적인 한계 및 공정적 문제가 아직 해결과제로 남아 있기 때문에, 새로운 광원이 실제 생산라인에는 아직 적용되지 않고 있다. 따라서, 새로운 광원을 적용할 수 있는 새로운 포토레지스트 재료 및 공정 기술을 개발하는 것과 아울러 기존의 포토레지스트 재료(예컨대, KrF 레지스트 재료)를 이용하면서 다른 공정 기술을 결합시켜 보다 미세한 패턴을 형성하기 위한 연구도 병행되고 있다.
기존의 KrF 레지스트 재료를 이용하여 미세한 콘택 홀을 형성하는 공정기술로서 HT-PSM(half tone phase shift mask)를 이용하는 방법이 있다. 이 방법을 이용하면 KrF 레지스트를 가지고도 임계 치수가 약 150nm 정도인 콘택 홀을 형성할 수 있는 것으로 평가되고 있다. 그러나, HT-PSM를 이용하는 공정의 경우에는 마스크를 제작하기가 어렵고, 콘택 홀의 밀도가 높은 경우에는 사이드 로브(side-lobe)가 형성되는 문제점을 가지고 있다. 또한, 이 방법을 이용하는 경우에는 임계 치수가 100nm 이하의 콘택 홀 등의 극미세 패턴을 형성하는 것은 현실적으로 불가능하다.
기존의 포토레지스트를 이용하여 보다 미세한 패턴을 형성하기 위한 다른 방법으로 레지스트 플로우(resist flow) 공정이 있다. 레지스트 플로우 공정은 레지스트 재료나 노광 장비를 교체하지 않고 노광 파장의 한계 보다 작은 미세한 패턴을 형성할 수 있는 기술로서, 개략적으로 다음과 같이 공정이 진행된다.
우선 패턴 간격이 일정한 크기 이상이 되게 콘택 홀 형태의 레지스트 패턴을 형성한다. 예컨대, KrF 레지스트를 사용하여 콘택 홀의 크기가 180nm 정도가 되는 레지스트 패턴을 형성한다. 이와 같은 크기를 갖는 콘택 홀 패턴은 현재의 공정 기술을 가지고도 용이하게 구현할 수 있다. 다음으로, 상기 포토레지스트 재료의 유리전이온도 이상의 온도에서 이 레지스트 패턴을 일정 시간 가열한다. 그러면, 레지스트 패턴에 플로우가 일어나게 된다. 레지스트 패턴에서 플로우가 진행되어 측면으로 팽창하게 되면 콘택 홀의 크기는 줄어든다. 이와 같은 원리를 이용하면 KrF 레지스트를 사용하여도 노광 파장의 한계 이하의 패턴, 즉 크기가 150nm 보다 작은 콘택 홀 패턴을 형성하는 것이 가능하다.
그러나, 레지스트 플로우 공정의 경우에 여러 가지 문제점들이 노출되고 있다. 특히, 레지스트 패턴을 높은 온도에서 가열하여 플로우를 많이 유발시키는 경우에 이러한 문제가 두드러지게 노출이 된다.
일 예로, 많은 양의 플로우가 생기게 되면, 레지스트 패턴의 경계면 프로파일이 활처럼 굽어지는 보우잉(bowing)이 발생한다. 이것은, 레지스트 패턴의 내부 위치에 따라서 플로우 레이트(flow rate)가 다르기 때문이다. 즉, 레지스트 패턴의 중간 부분에서는 플로우가 많이 발생하는데 반하여, 하부나 상부에서는 플로우가 적게 발생한다. 보우잉이 생기면 이 레지스트 패턴을 식각 마스크로 이용하여 하부막을 식각할 경우에 식각 프로파일이 버티칼(vertical)하지 않거나 또는 원하는 것과는 크기가 다른 패턴을 형성할 수도 있다.
이와 같은 문제점을 해결하기 위하여 베이킹 공정을 다단계로 실시하기도 한다. 그러나 이 방법은 공정 소요 시간을 증가시켜 수율을 떨어뜨릴 뿐만이 아니라 플로우되는 양이 증가할 경우에는 보우잉 현상이 나타나는 것을 근본적으로 방지할 수 없다.
레지스트 플로우 공정의 또 다른 문제점은 패턴 밀도에 편차가 존재하면 이에 따라서 플로우되는 양에도 차이가 생긴다는 점이다. 예컨대 패턴 밀도의 차이로 인하여 위치에 따라서 콘택 홀의 듀티 율(duty ratio, '듀티 율'이란 인접한 패턴간의 간격과 패턴 크기의 비율을 말한다)에 편차가 존재한다. 메모리 소자가 아닌 논리 소자(logic device)의 경우에는 상기한 편차는 위치에 따라서 아주 크다. 편차가 큰 경우에 베이킹을 실시하면, 레지스트 패턴의 폭이 상대적으로 큰 부분은 패턴의 폭이 좁은 경우에 비하여 플로우가 더 많이 발생하게 된다. 그 결과 원하는 크기를 갖는 패턴을 형성할 수가 없고, 심한 경우에는 인접한 레지스트 패턴이 서로 연결되어 패턴이 없어지는 경우도 발생할 수가 있다.
레지스트 플로우 공정의 또 다른 단점은 레지스트 플로우를 많이 유발하고자 할 경우에, 그 양이 증가하는 것에 비례하여 그 양을 정확하게 제어하는 것은 더욱 어렵다는 것이다. 일반적으로 플로우를 많이 유발시킬수록 더욱 더 미세한 패턴을 형성할 수 있다. 그런데, 레지스트 플로우 공정을 이용하면 플로우 양이 증가할수록 정확한 제어가 어렵기 때문에, 균일하고 미세한 패턴을 정교하게 형성하기는 어렵다.
결국, 레지스트 플로우 공정을 비롯한 종래의 기술들은 노광 파장의 한계 이하의 미세한 패턴을 형성하고자 할 경우에는 일정한 한계를 가지고 있다. 예컨대 KrF 레지스트를 사용하여 임계 치수가 약 150nm 정도인 콘택 홀을 형성하는 것은 가능하다. 그러나, 임계 치수가 약 120nm 이하 또는 궁극적으로 약 100nm 이하인 극미세 패턴을 형성하는 것은 현실적으로 쉽지가 않다.
본 발명이 이루고자 하는 기술적 과제는 기존에 사용되고 있는 포토레지스트 재료 또는 다른 새로운 포토레지스트 재료를 사용하여 상기한 포토레지스트를 통해 얻을 수 있는 노광 파장의 한계 크기보다 작은 크기(예컨대, 현재 사용중인 KrF 레지스트를 이용할 경우에는 120nm 이하, 궁극적으로는 100nm이하)를 가지는 미세 패턴 형성방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 레지스트 플로우 공정을 이용하여 아주 미세한 패턴을 형성하는 경우에도 보우잉 현상을 발생시키지 않으며, 패턴 밀도에 편차가 존재해도 균일한 크기를 가지는 미세 패턴 형성방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 소자의 미세 패턴 형성방법의 일 실시예는 우선, 패턴을 형성하고자 하는 물질막(식각 대상층) 상에 포토레지스트 막을 형성한 다음, 노광 및 현상 공정을 사용하여 제1 레지스트 패턴을 형성한다. 이 패턴은 콘택 홀 타입이거나 라인 및 스페이스 타입일 수 있다. 상기한 포토레지스트 막은 현재 널리 사용되고 있는 KrF 레지스트만이 아니라 ArF 레지스트 또는 F2 레지스트를 이용하여 형성할 수 있다. 예를 들어, KrF 레지스트를 사용하여 임계 치수가 100nm 이하인 콘택 홀 패턴을 형성하기 위해서는 상기 제1 레지스트 패턴의 콘택 홀 크기는 140nm에서 240nm 사이가 되도록 형성하는 것이 바람직하다.
계속해서, 상기한 제1 레지스트 패턴 상에 레지스트 플로우 공정에서 제1 레지스트 패턴이 플로우되는 양을 제어할 수 있도록 플로우 제어 장벽층을 형성함으로써 제2 레지스트 패턴을 형성한다. 플로우 제어 장벽층은 제1 레지스트 패턴 상에 즉, 제1 레지스트 패턴의 측벽 및 상부에 형성된다. 따라서, 이 제2 레지스트 콘택 홀 패턴의 크기는 상기한 제1 레지스트 콘택 홀 패턴의 크기보다 작다.
플로우 제어 장벽층은 레지스트 패턴의 한쪽 측면 당 10nm에서 100nm 두께 바람직하게는 30nm에서 70nm의 두께로 형성할 수 있다. 플로우 제어 장벽층은 레지스트 플로우 공정에서 레지스트 패턴 내의 상, 하 위치나 듀티 율의 편차에 따라서 플로우되는 양에 차이가 생기는 것을 방지하고 아울러 플로우되는 양을 아주 미세하게 제어할 수 있도록 하는 역할을 한다.
계속해서, 레지스트 플로우 공정을 실시한다. 그 결과 포토레지스트의 폭이 증가하므로, 플로우된 포토레지스트 및 플로우 제어 장벽층에 의하여 제2 레지스트 패턴보다 패턴 간격이 좁은 제3 레지스트 패턴이 형성된다. 예를 들어, 콘택 홀 패턴의 경우 제2 레지스트 콘택 홀 패턴보다 크기가 작은 제3 레지스트 콘택 홀 패턴이 만들어진다. 이 때, 제3 레지스트 콘택 홀의 크기는 50nm에서 90nm 사이의 크기로 조절 가능하다.
본 발명은 종래 기술에 의해서는 형성하기가 어려운 임계 치수가 120nm이하인 패턴 바람직하게 100nm이하의 패턴을 형성하는데 적용하는 것이 더욱 바람직하다. 그러나, 본 발명을 이용하면 프로파일이 버티칼한 패턴을 형성할 수 있으며 듀티 율(duty ratio)의 편차에도 불구하고 균일한 패턴을 형성할 수 있기 때문에, 콘택 홀의 크기가 종래 기술을 이용하여 충분히 실현이 가능한 경우일지라도 본 발명을 적용할 수 있다.
그리고, 계속해서 상기한 제3 레지스트 패턴을 식각 마스크로 이용하여 식각 대상층을 식각한다. 그러면 150nm 이하 보다 더 미세한 패턴인 경우에는 100nm 이하의 크기를 갖는 극미세 패턴을 형성할 수 있다.
본 발명의 다른 실시예에 의한 반도체 소자의 미세 패턴 형성방법은 우선 제1 실시예와 같은 방법으로 식각 대상층 상에 제1 레지스트 패턴을 형성한다. 제1 레지스트 패턴은 콘택 홀 패턴이거나 라인 및 스페이서 패턴일 수 있다. 다음으로, 상기한 식각 대상층 및 제1 레지스트 패턴 상에 특정 용매에 잘 녹는 고분자 재료를 사용하여 물질막을 형성한다. 예를 들면, 물질막은 수용성 고분자 물질 및 수용성 가교제를 포함하는 재료를 사용하여 형성할 수 있다.
계속해서, 제1 레지스트 패턴과 물질막의 계면에, 상기한 특정 용매에는 잘 녹지 않으며 또한 후속 공정인 레지스트 플로우 공정에서 제1 레지스트 패턴의 플로우를 제어할 수 있게 하는 플로우 제어 장벽층을 형성시킨다. 전술한 예와 같이, 물질막이 수용성 고분자 물질 및 수용성 가교제를 포함하는 경우에는 이 플로우 제어 장벽층은 수용성 가교제가 변성되어 물에 거의 녹지 않는 물질로 형성하는 것이 바람직하다. 이 플로우 제어 장벽층도 10nm에서 100nm 사이 보다 바람직하게는 30nm에서 70nm 사이의 두께로 형성하는 것이 바람직하다.
계속해서, 상기한 물질막만을 잘 용해시킬 수 있는 용매를 사용하여, 플로우 제어 장벽층으로 변성되지 않고 잔류하고 있는 물질막만을 제거한다. 그 결과, 제1 레지스트 패턴 및 그 위에 형성된 플로우 제어 장벽층에 의하여 제2 레지스트 패턴이 형성된다. 전술한 예와 같이, 물질막을 수용성 물질로 형성하고 플로우 제어 장벽층은 물에 잘 녹지 않는 경우에는 상기한 용매로 탈 이온수(DI water)사용하는 것이 바람직하다.
계속해서, 제1 실시예와 동일한 방법으로 레지스트 플로우 공정을 실시한다. 그 결과 플로우된 레지스트 및 플로우 제어 장벽층에 의하여 제2 레지스트 패턴보다 패턴 간격(콘택 홀 패턴의 경우에는 콘택 홀의 크기)이 좁은 제3 레지스트 패턴이 형성된다. 상기한 제3 레지스트 패턴 사이의 간격은 50nm에서 150nm 사이가 되는 것이 바람직하다. 그리고, 계속해서 상기한 제3 레지스트 패턴을 식각 마스크로 이용하여 식각 대상층을 식각한다. 그러면 150nm 이하의 패턴, 보다 더 미세한 패턴인 경우에는 100nm 이하의 크기를 갖는 미세한 패턴을 형성할 수 있다.
본 발명의 또 다른 실시예에 의한 반도체 소자의 미세 패턴 형성방법은 제1 실시예와 동일한 방법으로 식각 대상층 상에 제1 레지스트 패턴을 형성한다. 계속해서, 식각 대상층 및 제1 레지스트 패턴 상에 수용성 고분자 재료의 물질막을 형성한 다음, 이 물질막을 베이킹(baking)하여 제1 레지스트 패턴과 물질막의 계면에 물에 녹지 않는 플로우 제어 장벽층을 형성하고, 나머지 고분자 재료의 물질막은 탈 이온수를 사용하여 제거한다. 상기한 베이킹은 90℃에서 150℃ 사이의 온도에서 실시하는 것이 바람직하다.
상기한 공정 단계까지는 미쯔비시사(Mitsubishi Denki Kabushiki kaisha)가 소유하고 있는 미국 특허 제6,319,853호에 기재된 방법을 이용하여 진행하는 것도 가능하다. 예를 들면, 우선 식각 대상층 상에 포토레지스트 막을 형성한 다음 노광 및 현상 공정을 이용하여 제1 레지스트 패턴을 형성한다. 그러면, 상기한 제1 레지스트 패턴에는 산기(acid radical)가 생긴다. 다음으로, 물질막을 형성하는데, 이 물질막은 제1 레지스트 패턴은 용해시키지 않지만, 산기와 만나면 가교 반응을 일으킬 수 있는 물질을 포함하고 있는 재료로 형성한다. 계속해서, 상기한 물질막에 적당한 양의 열을 가하여 화학 반응을 일으킨다. 그러면, 제1 레지스트 패턴과 물질막 사이의 계면에 가교 반응층이 형성된다. 다음으로, 상기한 가교 반응층은 용해시키지 않으면서 나머지 화학 반응을 하지 않은 물질막은 제거할 수 있는 용매를 사용하여 잔류 물질막을 제거함으로써 제2 레지스트 패턴을 형성한다.
상기한 미국 특허 제6,319,853호의 명세서에 기재되어 있는 미세 패턴 형성방법도 노광 광선의 파장의 한계 보다 작은 미세한 패턴을 형성하는 방법을 제시하고 있으나 상기한 방법은 다음과 같은 한계를 가지고 있다.
첫째, 가교 반응층 형성을 위하여 가교제를 첨가하게 되는데, 이 가교제 또는 이로 인해 생성되는 부산물(particle)이 잔류 물질막을 제거하기 위한 린스 공정에서 완전히 제거되지 않고 남을 수가 있다. 잔류 가교제 등은 반도체 소자에 불필요한 파티클이 되어 반도체 소자의 결함(defect)을 초래할 수가 있다. 특히, 이 방법으로 패턴을 보다 미세하게 형성할 수록 이와 같은 문제점은 더욱 심각해지게 된다.
둘째로 가교 반응층의 두께를 균일하게 형성하고 이것을 정밀하게 제어하는 것이 용이하지 않다는 점이다. 특히, 가교 반응층을 40nm이상 두껍게 형성함으로써, 패턴의 임계 치수가 120nm 이하인 극미세 패턴을 형성하는 경우에는 양쪽의 가교 반응층이 서로 접착하게 되어 레지스트 패턴에서 수용성 물질막이 넓은 영역에서 불용성 막을 형성하게 되어 수용액으로는 제거되지 않는 문제가 발생하기도 한다.
또한, 가교 반응층을 두껍게 형성하고자 할 경우에는 레지스트 플로우 공정에서와 마찬가지로 웨이퍼 전체에 걸쳐서 균일한 패턴을 형성할 수 없는 문제가 있다. 다시 말하면, 패턴 밀도 즉, 듀티 율에 따라서 제1 레지스트 패턴 형성 결과 생성되는 산기의 양이 다르기 때문에, 가교 반응이 진행되는 정도가 위치에 따라서 차이가 난다. 또한, 패턴의 크기에 따라서도 가교 반응이 진행되는 정도가 다르다. 그 결과, 형성되는 가교 반응층의 두께에 편차가 심하게 발생하게 된다.
따라서, 상기한 미국 특허에 기재된 방법은 가교 반응층의 두께를 두껍게 형성해야 하는 경우이거나 콘택 홀 패턴의 크기가 120nm 이하가 되는 경우에는 적용하기 어려운 한계가 있다. 또한, KrF 레지스트를 사용하여 적절한 크기의 패턴을 형성하고 레지스트 플로우 공정으로 이 패턴 간격을 축소시킨 다음, 보다 더 미세한 패턴을 형성하기 위하여 상기한 방법을 적용하는 것은 전술한 문제점 때문에 현실적으로 불가능하다.
본 발명의 미세 패턴 형성방법에서 플로우 제어 장벽층을 형성하는 단계까지 상기한 미국 특허에 기재된 방법을 이용하는 것은 플로우 제어 장벽층을 형성한 결과 콘택 홀 패턴의 경우 그 크기가 100nm 이상, 바람직하게는 120nm 이상이 되는 경우에만 적용하는 것이 바람직하다.
계속해서, 전술한 바와 같이 레지스트 플로우 공정을 실시한다. 그 결과 플로우된 레지스트 및 플로우 제어 장벽층에 의하여 제2 레지스트 패턴보다 크기가 작은 콘택 홀 패턴을 포함하는 제3 레지스트 패턴이 형성된다. 레지스트 플로우 공정은 상기한 플로우 제어 장벽층의 유리 전이 온도보다 약 1℃에서 50℃ 높은 온도 예컨대 플로우 제어 장벽층을 전술한 가교 반응층으로 형성하는 경우에는 약 120℃에서 170℃에서 실시하는 것이 바람직하다.
계속해서 상기한 제3 레지스트 패턴을 식각 마스크로 이용하여 식각 대상층을 식각한다. 그러면 150nm 이하의 패턴, 보다 더 미세한 패턴인 경우에는 100nm 이하의 크기를 갖는 미세한 패턴을 형성할 수 있다.
상기한 본 발명의 실시예들은 아주 미세한 크기의 콘택 홀 패턴을 형성하는데 아주 유용하게 적용이 가능하다. 그러나, 본 발명은 콘택 홀 패턴 형성 공정에만 한정되는 것은 아니다. 즉, 홀 타입의 패턴만이 아니라 라인 타입의 패턴을 형성하는데도 본 발명은 이용될 수 있다. 예를 들면, 다마신 공정을 이용하여 층간 절연막에 아주 미세한 도전 라인 패턴을 형성하고자 하는 경우에도 본 발명의 여러 실시예들을 이용할 수 있다.
이하에서는, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1 내지 도 4에는 본 발명의 바람직한 실시예에 따른 미세 패턴 형성방법이 공정 순서에 따라 개략적으로 도시되어 있다.
도 1을 참조하면, 우선 식각 대상층(100) 상에 반사 방지막(110)을 형성한다. 이 식각 대상층(100)은 실리콘 웨이퍼로 된 반도체 기판이거나 반도체 기판 상에 형성된 소정의 물질막일 수 있다. 예컨대, 식각 대상층은 콘택 홀을 형성해야 하는 실리콘 산화막일 수 있다. 미세한 패턴이 아닌 경우에는 반사 방지막(110)을 형성하는 공정은 생략할 수도 있다.
계속해서, 식각 대상층(100) 또는 반사 방지막(110) 상에 KrF 레지스트(SEPR-551, ShinEtsu Chem.)를 약 4700Å의 두께로 코팅한다. 전술한 바와 같이 포토레지스트 물질로는 ArF 레지스트 또는 F2 레지스트도 사용할 수 있으나 본 실시예에서는 KrF 레지스트를 사용하여 실험을 진행하였다. 그리고, 상기 실험에 직접 사용한 KrF 레지스트 외에 다른 종류의 KrF 레지스트를 사용하는 것도 가능하다.
계속해서, 노광 장치(NA = 0.8, σ= 0.85)에서 KrF 엑시머 레이저를 사용하여 39mJ/cm2 의 도우즈(dose)로 노광을 실시한 다음, 현상 공정을 실시하여 임계 치수 즉 크기(d1)가 약 170nm인 콘택 홀 패턴을 형성한다. 그 결과 제1 레지스트 패턴(120)이 형성된다. 노광 및 현상 공정의 결과 제1 레지스트 패턴(120)에는 산(H+)기가 잔류하게 된다. 본 실시예에서 듀티 율(duty ratio)은 1:1이 되게 패턴을 형성하였다.
다음으로, 제1 레지스트 패턴(120) 상에 플로우 제어 장벽층(135)을 형성하여 제2 레지스트 패턴(140)을 형성하는 공정을 실시한다. 이 공정에 대한 일 실시예가 도 2 및 도 3에 도시되어 있다. 이 공정 특히 도 2의 공정은 도 3의 결과물을 생성시키기 위한 한 가지 실시예일 뿐이므로, 제2 레지스트 패턴(140)은 도 2에 도시된 것과 다른 방법을 사용하여 형성할 수도 있다.
도 2를 참조하면, 본 실시예에서는 제1 레지스트 패턴(120)을 완전히 덮도록 수용성 고분자 물질 및 수용성 가교제(crosslinking agent)를 포함하는 물질로 적당한 두께로 코팅하여 물질막(130)을 형성하였다. 예컨대, 이 물질막(130)은 산(H+)기가 존재하는 경우에는 화학 반응을 일으켜서 물에 잘 녹지 않는 가교 반응층을 형성하는 물질(본 실시예에서는 그 중에서 R500(Clariant Chem.)을 사용하였다)일 수 있다. 물질막(130)을 코팅한 다음에는 소프트 베이킹(soft baking)을 약 87℃ 온도에서 약 70초 동안 실시한다.
계속해서, 믹싱 및 베이킹 공정(mixing and baking process)을 약 100℃의 온도에서 약 60초 동안 실시한다. 그 결과, 제2 레지스트 패턴(120)과 물질막(130)의 계면에 가교 반응층이 형성되었다. 이 가교 반응층이 바로 본 발명에서 형성하고자 하는 플로우 제어 장벽층(135)이다. 플로우 제어 장벽층(135)의 두께는 온도 및/또는 시간을 제어하면 조절할 수 있다. 그러나, 가교 반응층을 두껍게 형성하는 경우에는 전술한 것과 같은 문제점이 있기 때문에 가교 반응층은 30nm에서 70nm 정도, 바람직하게는 50nm를 넘지 않는 두께로 형성하는 것이 바람직하다. 본 실시예에서는 플로우 제어 장벽층(135) 즉 가교 반응층은 약 35nm의 두께로 형성한다.
계속해서, 탈 이온수를 이용하여 약 60초 동안 린스(rinse) 공정을 수행하였다. 이것은 가교 반응층으로 변성되지 않은 수용성 고분자 물질 및 반응하지 않은 수용성 가교제를 제거하기 위한 공정이다. 수용성 물질을 모두 제거한 다음, 노광 후 베이킹(Post Development Baking : PDB) 공정을 약 100℃의 온도에서 약 60초 동안 실시한다. 그러면 도 3에 도시된 바와 같은 제1 레지스트 패턴(120) 및 플로우 제어 장벽층(135)을 포함하는 제2 레지스트 패턴(140)이 형성된다. 상기한 공정을 마치고 난 후에 제2 레지스트 패턴(140) 사이의 간격(d2) 즉 콘택 홀의 크기는 약 100nm 정도이다.
도 4를 참조하면, 상기한 도 3의 결과물에 대하여 레지스트 플로우 공정을 실시한다. 예를 들어, 상기 결과물에 에너지를 공급하면 제1 레지스트 패턴(120)인 포토 레지스트 물질에 플로우가 유발된다. 여기에서, 플로우 제어 장벽층(135)은 상기한 플로우 현상이 상, 하부의 위치나 패턴의 듀티 율의 차이에 관계없이 균일하게 진행되도록 제어하는 역할을 한다. 또한, 많은 양 예컨대 50nm 이상의 플로우를 생기게 할 경우에도 보우잉 현상 등이 생기지 않도록 하는 역할도 한다.
본 실시예에서 레지스트 플로우를 약 127℃의 온도에서 약 60초 동안 실시하였다. 레지스트 플로우의 결과 제1 레지스트 패턴(120a) 사이의 간격도 좁아지고 이에 따라서 플로우 제어 장벽층(135a)의 두께 및 크기도 약간 변화되어 제3 레지스트 패턴(140a)이 형성되었다. 본 실시예에서 제3 레지스트 패턴 사이의 간격(d3) 즉 콘택 홀의 크기는 약 70nm 정도가 된다.
전술한 공정 조건과 동일한 조건하에서 레지스트 플로우 공정의 온도만을 변화시켜가면서, 제3 레지스트 패턴 사이의 간격(d3) 즉 콘택홀의 크기를 측정한 값이 아래 표 1에 나타나 있다.
플로우 온도(℃) 125 127 129 132
콘택 홀의 크기(d3, nm) 80 70 60 50
표 1을 보면 알 수 있는 바와 같이, 본 실시예에 의하면 임계 치수 즉 제3 레지스트 패턴의 간격(d3)이 80nm이하가 되는 콘택 홀을 형성할 수 있으며, 공정 온도를 132℃로 하는 경우에는 임계 치수가 50nm인 콘택 홀도 형성하는 것이 가능하다.
전술한 바와 같이, 본 발명의 실시예는 100nm 보다 큰 패턴을 형성하는 경우에도 적용할 수가 있다. 이 때에는 공정의 초기에 제1 레지스트 패턴(120)의 간격(d1)을 더 크게 하거나, 플로우 제어 장벽층(135)을 더 얇게 형성하면 된다. 또는 마지막 공정 단계인 레지스트 플로우 단계에서 플로우를 조금만 유발시키면 된다.
계속해서, 도면에 도시하지는 않았지만 제3 레지스트 패턴(140a)을 식각 마스크로 사용하여 식각 대상층(100)(반사 방지막(110)이 형성되어 있는 경우에는 반사 방지막(110) 및 식각 대상층(100))을 식각함으로써 원하는 크기의 미세 패턴을 형성한다.
본 발명에 의하면 노광 파장의 한계 보다 작은 크기의 패턴 간격을 가지는 미세 패턴 예컨대 노광 파장 한계 이하의 크기를 갖는 콘택 홀 패턴을 형성할 수가 있다. 특히, 기존에 안정성이 검증된 포토레지스트 물질 예컨대 KrF 레지스트를 이용하여 패턴 간격이 100nm 이하인 극미세 패턴을 형성할 수가 있다. 본 발명에 의하는 경우에는 패턴의 미세화가 계속됨에도 불구하고 기존 레지스트를 계속 사용할 수 있는 장점이 있다.
본 발명에 의하면 또한 레지스트 플로우 과정에서 보우잉이 생기는 것을 방지할 수 있다. 아울러 듀티 율의 차이에도 불구하고 웨이퍼 전체에 걸쳐서 플로우되는 양의 편차가 발생하지 않도록 레지스트 플로우 공정을 조절할 수 있다.
또한, 본 발명에 의하면 패턴 간격이 아주 좁은 경우에도, 가교 반응층이 불규칙적으로 형성됨으로써 레지스트 패턴 사이(예컨대, 콘택 홀)가 막혀서 패턴이 형성되지 않거나 패턴의 프로파일이 불균일하게 되는 것을 방지할 수 있다.
도 1 내지 도 4는 본 발명의 바람직한 일 실시예에 따른 미세 패턴 형성방법을 공정 순서에 따라 도시한 개략적인 단면도들이다.
( 도면의 주요 부분에 대한 부호의 설명 )
100 : 식각 대상층 110 : 반사 방지막
120 : 제1 레지스트 패턴 230 : 고분자 재료의 물질막
135 : 플로우 제어 장벽층 140 : 제2 레지스트 패턴
140a : 제3 레지스트 패턴

Claims (20)

  1. 삭제
  2. 삭제
  3. 식각 대상층 상에 포토레지스트 막을 형성하는 단계;
    상기 포토레지스트 막을 노광 및 현상하여 제1 레지스트 패턴을 형성하는 단계;
    상기 제1 레지스트 패턴 상에 후속 레지스트 플로우 공정(resist flow process)에서 상기 제1 레지스트 패턴의 플로우(flow)를 제어할 수 있게 하는 플로우 제어 장벽층을 형성하여 제2 레지스트 패턴을 형성하는 단계;
    상기 제2 레지스트 패턴의 패턴 간격보다 패턴 간격이 더 좁은 제3 레지스트 패턴을 형성하도록 레지스트 플로우 공정을 실시하는 단계; 및
    상기 제3 레지스트 패턴을 마스크로 이용하여 상기 식각 대상층을 식각하는 단계를 포함하고,
    상기 제1, 제2 및 제3 레지스트 패턴은 콘택 홀 패턴이고, 상기 제3 레지스트 패턴의 콘택 홀 크기는 상기 제2 레지스트 패턴의 콘택 홀 크기보다 작으며,
    콘택 홀의 크기가 140nm에서 240nm 사이가 되도록 상기 제1 레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  4. 제3항에 있어서, 두께가 10nm에서 100nm 사이가 되도록 상기 플로우 제어 장벽층을 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  5. 제3항에 있어서, 상기 포토레지스트 막은 KrF 레지스트 또는 ArF 레지스트를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  6. 식각 대상층 상에 포토레지스트 막을 형성하는 단계;
    상기 포토레지스트 막을 노광 및 현상하여 제1 레지스트 패턴을 형성하는 단계;
    상기 식각 대상층 및 제1 레지스트 패턴 상에 특정 용매에 잘 녹는 고분자 재료의 물질막을 형성하는 단계;
    상기 제1 레지스트 패턴과 상기 물질막의 계면에, 상기 특정 용매에 대하여 잘 녹지 않으며 후속 레지스트 플로우 공정에서 상기 제1 레지스트 패턴이 성장하는 것을 제어할 수 있는 플로우 제어 장벽층을 형성하는 단계;
    제2 레지스트 패턴을 형성하도록 상기 특정 용매를 사용하여 잔류하고 있는 고분자 재료의 물질막을 제거하는 단계;
    상기 제2 레지스트 패턴의 패턴 간격보다 패턴 간격이 더 좁은 제3 레지스트 패턴을 형성하도록 레지스트 플로우 공정을 실시하는 단계; 및
    상기 제3 레지스트 패턴을 마스크로 이용하여 상기 식각 대상층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  7. 제6항에 있어서, 상기 제1, 제2 및 제3 레지스트 패턴은 콘택 홀 패턴이고, 상기 제3 레지스트 패턴의 콘택 홀 크기는 상기 제2 레지스트 패턴의 콘택 홀 크기보다 작은 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  8. 제7항에 있어서, 콘택 홀의 크기가 140nm에서 240nm 사이가 되도록 상기 제1 레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  9. 제6항에 있어서, 상기 물질막은 수용성 고분자 물질과 수용성 가교제(crosslinking agent)를 포함하는 재료로 형성하고, 상기 플로우 제어 장벽층은 물에 녹지 않는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  10. 제6항에 있어서, 두께가 10nm에서 100nm 사이가 되도록 상기 플로우 제어 장벽층을 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  11. 제6항에 있어서, 상기 포토레지스트 막은 KrF 레지스트 또는 ArF 레지스트를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  12. 식각 대상층 상에 포토레지스트 막을 형성하는 단계;
    상기 포토레지스트 막을 노광 및 현상하여 제1 레지스트 패턴을 형성하는 단계;
    상기 식각 대상층 및 제1 레지스트 패턴 상에 수용성 고분자 재료의 물질막을 형성하는 단계;
    상기 물질막을 믹싱 및 베이킹(mixing and baking)하여 상기 제1 레지스트 패턴과 상기 물질막의 계면에 물에 녹지 않는 플로우 제어 장벽층을 형성하는 단계;
    제2 레지스트 패턴을 형성하도록 물을 사용하여 잔류하고 있는 수용성 고분자 재료의 물질막을 제거하는 단계;
    상기 제2 레지스트 패턴의 패턴 간격보다 패턴 간격이 더 좁은 제3 레지스트 패턴을 형성하도록 레지스트 플로우 공정을 실시하는 단계; 및
    상기 제3 레지스트 패턴을 마스크로 이용하여 상기 식각 대상층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  13. 제12항에 있어서, 상기 제1, 제2 및 제3 레지스트 패턴은 콘택 홀 패턴이고, 상기 제3 레지스트 패턴의 콘택 홀 크기는 상기 제2 레지스트 패턴의 콘택 홀 크기보다 작은 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  14. 제13항에 있어서, 콘택 홀의 크기가 140nm에서 240nm 사이가 되도록 상기 제1 레지스트 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  15. 제12항에 있어서, 상기 물질막은 수용성 고분자 물질과 수용성 가교제(crosslinking agent)를 포함하는 재료로 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  16. 제12항에 있어서, 90℃에서 150℃ 사이의 온도에서 상기 물질막을 믹싱 및 베이킹하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  17. 제12항에 있어서, 두께가 10nm에서 100nm 사이가 되도록 상기 플로우 제어 장벽층을 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  18. 제12항에 있어서, 상기 레지스트 플로우 공정은 상기 플로우 제어 장벽층의 유리 전이 온도보다 1 ∼ 50℃ 높은 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
  19. 제17항에 있어서, 상기 레지스트 플로우 공정은 120 ∼ 170℃의 온도에서 실시하는 것을 특징으로 하는 미세 패턴 형성방법.
  20. 제12항에 있어서, 상기 포토레지스트 막은 KrF 레지스트 또는 ArF 레지스트를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
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