JP2004134574A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2004134574A
JP2004134574A JP2002297540A JP2002297540A JP2004134574A JP 2004134574 A JP2004134574 A JP 2004134574A JP 2002297540 A JP2002297540 A JP 2002297540A JP 2002297540 A JP2002297540 A JP 2002297540A JP 2004134574 A JP2004134574 A JP 2004134574A
Authority
JP
Japan
Prior art keywords
resist mask
semiconductor device
manufacturing
etching
gas
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002297540A
Other languages
English (en)
Inventor
Shigenori Sakamori
坂森 重則
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2002297540A priority Critical patent/JP2004134574A/ja
Publication of JP2004134574A publication Critical patent/JP2004134574A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】マスク数や工程を増やすことなく矩形のコンタクトホールを形成する半導体装置の製造方法を提供する。
【解決手段】レジストマスク8に基づいて層間絶縁膜6をエッチングして所望のパターンのコンタクトホールを形成する。このエッチングは、Cガス等にCHガスを添加して、パターンの間隔の広い部分のレジストマスク8上にフルオロカーボンが堆積されやすい処理条件でプラズマエッチングを行う。一方、パターンの間隔の狭い部分のレジストマスク8上では、レジストマスク8上にフルオロカーボンを堆積させるための平坦な部分が少なくなり、パターンの間隔の狭い部分のレジストマスク8上にはフルオロカーボンが堆積しにくくなる。
【選択図】    図4

Description

【0001】
【発明の属する技術分野】
本発明は、IC,LSI等の半導体装置の製造方法に係る発明であって、特に、ドライエッチングによるコンタクトホールの形成に関するものである。
【0002】
【従来の技術】
半導体装置の製造工程において、半導体装置内のある層の配線と別の層の配線とをつなぐためにコンタクトホールを形成する場合がある。このコンタクトホールは、通常リソグラフィプロセスを用いて形成される。つまり、4倍乃至5倍のマスクを用いて縮小投影露光技術で露光してレジストマスクを形成し、このレジストマスクに基づいて層間絶縁膜をエッチングしてコンタクトホールを形成する。しかし、近年、半導体装置の微細化が進み、コンタクトホールのサイズもそれに伴い小さくなってきている。そのため、矩形パターンのマスクを用いて縮小投影露光しても、光学回折の影響を受けてレジスト上には円形パターンとして露光される。
【0003】
その結果、円形パターンのレジストマスクが形成され、このレジストマスクに基づいて層間絶縁膜をエッチングするため、形成されるコンタクトホールは、マスクの矩形パターンと異なり、開口部の形状が円形であるコンタクトホール(以下、「円形のコンタクトホール」ともいう。)が形成される。このように光学回折の影響を受けてコンタクトホールの開口部の形状が矩形から円形となると、円形のコンタクトホールの断面積は、開口部の形状が矩形であるコンタクトホール(以下、「矩形のコンタクトホール」ともいう。)の断面積に比べ小さくなる。そうすると、コンタクトホールのコンタクト抵抗は高くなり、半導体装置として不良品となり、歩留まりが低下する問題があった。
【0004】
そこで、従来の技術では、特許文献1に記載されているように、エッチングされる膜上のネガ型フォトレジスト層を、線状の遮光膜が互いに交差する2種類のマスクを用いて2回露光することで、2種類のマスクの遮光膜が交差した部分のみが非感光となり、現像によりその非感光部分にのみコンタクトホールが形成できる。これにより、矩形のコンタクトホールを形成する際に、光学回折の影響を受けて角部に丸味を帯びて円形のコンタクトホールに形成されることがない微細加工が可能となる。
【0005】
【特許文献1】特開平5−326358号公報(第3−5頁、第1図)
【0006】
【発明が解決しようとする課題】
しかし、上記の従来の技術では、矩形のコンタクトホールを形成する際に、2種類のマスクを用いて2回露光することが必要となる。そのため、マスクを作成するためのコストが2倍となり、製造工程は露光工程が増加する。このことは、上記の従来の技術で製作した半導体装置は、コスト高になるという問題があった。
【0007】
そこで、本発明は、マスク数や工程を増やすことなく矩形のコンタクトホールを形成する半導体装置の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明に係る解決手段は、(a)層間絶縁膜上に反射防止膜を成膜し、更に反射防止膜上にレジストを成膜する工程と、(b)レジストを複数の円形パターンを有するレジストマスクに形成する工程と、(c)レジストマスクに基づいて反射防止膜をエッチングする工程と、(d)円形パターンの間隔が広いレジストマスクでは、平坦部にフルオロカーボンが堆積し、円形パターンの間隔が狭いレジストマスクでは、平坦部がエッチングされフルオロカーボンが堆積し難い処理条件で、レジストマスクに基づいて層間絶縁膜をエッチングする工程とを有する。
【0009】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【0010】
(実施の形態1)
本実施の形態は、半導体基板上に形成された配線層と配線層とをつなぐ、矩形のコンタクトホールを有する半導体装置の製造方法についての発明である。まず、図1に実施の形態1で用いられるマスク1と当該マスク1により形成されたレジストマスクの平面図を示す。図1に示したマスク1は、矩形の形状の光透過部分2を有しており、この光透過部分2に対応する層間絶縁膜の位置に矩形のコンタクトホールが形成される。なお、マスク1の光透過部分2の寸法は、層間絶縁膜に形成される矩形のコンタクトホールの寸法の4倍乃至5倍である。
【0011】
このマスク1を用いて、層間絶縁膜上のポジ型レジスト膜3に縮小投影露光技術を用いて矩形の形状のパターンを露光する。しかし、矩形の形状のパターンが微細であるため、光学回折の影響を受けてポジ型レジスト膜3上の露光パターンは矩形の形状ではなく、ほぼ円形の形状となる。そのため、ポジ型レジスト膜3をエッチングすると、円形状の穴4を有する図1(b)に示すレジストマスクが形成される。この図1(b)において円形部分がエッチングにより形成された円形状の穴4である。
【0012】
図1(b)の平面図を円形状の穴4のパターンの間隔の狭い方向(横方向)であるI−I線の断面図を図2(a)に、パターンの間隔の広い方向(斜め方向)であるII−II線の断面図を図2(b)に示す。この断面図を用いて本実施の形態に係る半導体装置の製造方法について説明をする。まず、半導体基板5上には上層の配線と接続するための配線やその他回路等が形成されている(図示せず)。そして、この半導体基板5上に、配線間を絶縁するための層間絶縁膜6が成膜され、さらに層間絶縁膜6上に反射防止膜7が成膜される。この反射防止膜7は、レジストパターンの光学起因による変形を軽減するために設けられたものであり、これによりコンタクトホールの寸法精度も向上する。
【0013】
次に、反射防止膜7上にポジ型レジスト膜3が成膜される。このポジ型レジスト膜3は、図1(a)に示すマスクを用いて矩形の形状のパターンが露光されるが、光学回折の影響を受けてほぼ円形の形状のパターンが露光されることになる。そして、露光されたポジ型レジスト膜3を現像することにより、反射膜防止膜7上に円形状の穴4を有するポジ型レジスト膜3が形成される。この円形状の穴4を有するポジ型レジスト膜3をレジストマスク8として、以下の工程で用いる。
【0014】
次に、所望のパターンのコンタクトホールを形成するために、まず反射防止膜7のエッチングを行う。このエッチングは、レジストマスク8に基づいてCFガスなどを用いてプラズマエッチングにより行い、レジストマスク8の円形状の穴4から露出している反射防止膜7のみがエッチングされる。エッチング後のI−I線の断面図を図3(a)に、II−II線の断面図を図3(b)に示す。ここで、反射防止膜7もレジストマスク8の形状に従い円形状にエッチングされる。
【0015】
次に、レジストマスク8に基づいて層間絶縁膜6をエッチングして所望のパターンのコンタクトホールを形成する。このエッチングは、Cガス等にCHガスを添加して、パターンの間隔の広い部分のレジストマスク8上にフルオロカーボンが堆積されやすい処理条件でプラズマエッチングを行う。パターンの間隔の広い部分のレジストマスク8上では、エッチングによりレジストマスク8の円形状の穴4のエッジ部分(以下、「肩部」ともいう。)が削られても(以下、「肩落ち」ともいう。)、平坦な部分が存在するためレジストマスク8上にフルオロカーボンが堆積する。フルオロカーボンの堆積が進行することにより、パターンの間隔の広い部分のレジストマスク8のエッチングが抑制される。よって、層間絶縁膜6は、レジストマスク8の円形状の穴4の形状に従いエッチングされ、パターンの間隔の広い方向へ後退が防止される。図4(b)に、層間絶縁膜6のエッチング後のII−II線の断面図を示す。
【0016】
一方、パターンの間隔の狭い部分のレジストマスク8上では、エッチングによりレジストマスク8の肩部に肩落ちが生じ、レジストマスク8上にフルオロカーボンを堆積させるための平坦な部分が少なくなる。そのため、パターンの間隔の狭い部分のレジストマスク8上にはフルオロカーボンが堆積しにくくなり、パターンの間隔の狭い部分のレジストマスク8のエッチングが進行する。よって、パターンの間隔の狭い部分のレジストマスク8はエッチングされ後退し、レジストマスク8が後退した部分の層間絶縁膜6がエッチングされる。層間絶縁膜6には、パターンの間隔の狭い方向に広がったコンタクトホールが形成される。図4(a)に、層間絶縁膜6のエッチング後のI−I線の断面図を示す。
【0017】
以上のように、レジストマスク8のパターンの間隔の広い部分ではフルオロカーボンが堆積し、パターンの間隔が狭くなるに連れてフルオロカーボンが堆積し難くなるようなエッチング処理条件で層間絶縁膜6をエッチングする。そうすると、レジストマスク8のパターンは、フルオロカーボンの堆積量が少なくなるに連れて後退し、エッチングされる層間絶縁膜6もレジストマスク8のパターンに従い後退することになる。図1(b)に示すようなレジストマスク8のパターンであれば、パターンの間隔の広い方向(斜め方向)では、パターンに従い層間絶縁膜6がエッチングされるが、パターンの間隔の狭い方向(縦及び横方向)に近づくに連れて、層間絶縁膜6がエッチングされる部分がパターンの間隔の狭い方向(縦及び横方向)に広がる。
【0018】
従って、図1(b)のように円形状の穴4が配置されたレジストマスク8では、上記のようなエッチングの処理を行うことで、図5に示すような矩形のコンタクトホールが形成される。図5は、層間絶縁膜6上の反射防止膜7及びレジストマスク8をエッチング及びアッシングを行った後の平面図であり、黒四角の部分は、矩形のコンタクトホール9を示している。
【0019】
なお、具体的には円形状の穴4の直径が約130nmである場合に、円形状の穴4のパターンの間隔の狭い方向(縦及び横方向)が約130nm〜150nm、パターンの間隔の広い方向(斜め方向)が約180nm〜210nmとすることにより、矩形のコンタクトホールを形成することができる。この数値は、例示であって本発明は、円形状の穴4を有するレジストマスクのパターンの間隔を適切に選択することにより、コンタクトホールの形状を矩形化させる製造方法である。そのため、図6(a)に示すように縦及び横方向にパターンの間隔の広い方向、斜め方向にパターンの間隔の狭い方向となるように円形状の穴4が配置されたパターンを有するレジストマスクでは、図6(b)のようなパターンを有する矩形のコンタクトホール9が形成される。
【0020】
従って、本発明では、円形状の穴4を有するレジストマスクからマスク数や工程を増やすことなく矩形のコンタクトホールを形成することができる。さらに、円形のコンタクトホールの場合よりも矩形のコンタクトホールの場合の方が、コンタクト開口部の面積を大きくすることができる。なお、矩形の一辺の長さが円形の直径と同じ場合である。また、コンタクトホールの接触抵抗を低減することができるため半導体装置の歩留まりを向上させることができる。なお、図7に矩形のコンタクトホール9の断面積と円形のコンタクトホール10の断面積とを比較した図を示す。
【0021】
(実施の形態2)
実施の形態2は、基本的に実施の形態1と同じ製造工程で行われるが、図4に示す層間絶縁膜6をエッチングする工程において、その処理条件を変更したものである。
【0022】
図4で示した層間絶縁膜6のエッチングでは、Cガス等にCHガスを添加して、パターンの間隔の広い部分のレジストマスク8上にフルオロカーボンが堆積されやすい処理条件でプラズマエッチングを行っていた。これにより、パターンの間隔の広い部分のレジストマスク8上には、フルオロカーボンが堆積する。
【0023】
実施の形態2では、Cガスの代わりにカーボン比率の高いガス(例えばC)にCHガスを添加して層間絶縁膜6をエッチングする。これにより、さらにパターンの間隔の広い部分のレジストマスク8上にフルオロカーボンが堆積されやすい処理条件となる。また、実施の形態1と同様に矩形のコンタクトホールを形成することができ、コンタクト開口部の面積を大きくすることができる。さらに、コンタクトホールの接触抵抗を低減することができるため半導体装置の歩留まりを向上させることができる。
【0024】
実施の形態2では、さらにフルオロカーボンが堆積されやすい処理条件であるために、対レジストとの選択比が高くなるため、レジストマスク8の薄膜化が可能となる。また、レジストマスク8の転写特性の改善が見込まれる。
【0025】
(実施の形態3)
実施の形態3は、基本的に実施の形態1と同じ製造工程で行われるが、図3に示す反射防止膜7をエッチングする工程において、その処理条件を変更したものである。
【0026】
図3で示した反射防止膜7のエッチングでは、レジストマスク8に基づいてCFガスなどを用いてプラズマエッチングにより行っていた。このとき用いるガスにはOガスを含む場合があり、このOガスを含んだガスにより反射防止膜7のエッチングを行うと、レジストマスク8の表面が荒れる場合があった。レジストマスク8の表面が荒れれば、その後の工程である層間絶縁膜6のエッチングの際、レジストマスク8の平坦部にフルオロカーボンが堆積し難くなる問題があった。
【0027】
レジストマスク8の平坦部にフルオロカーボンが堆積しなければ、実施の形態1のように矩形のコンタクトホールを形成することができない。そこで、レジストマスク8の平坦部にフルオロカーボンが堆積しやすいように、レジストマスク8の表面が滑らかになるような処理条件でプラズマエッチングを行う必要がある。例えば、CF単体ガスで反射防止膜7のエッチングを行う処理条件がある。なお、図8に本実施の形態に係る処理条件で反射防止膜7のエッチングを行った後の半導体装置の断面図を示す。
【0028】
これにより、実施の形態1と同様に矩形のコンタクトホールを形成することができ、コンタクト開口部の面積を大きくすることができる。また、コンタクトホールの接触抵抗を低減することができるため半導体装置の歩留まりを向上させることができる。また、実施の形態1の場合に比べて、レジストマスク8の平坦部へ安定してフルオロカーボンを堆積させることができる。
【0029】
(実施の形態4)
実施の形態4は、基本的に実施の形態1と同じ製造工程で行われるが、図3に示す反射防止膜7をエッチングする工程において、その処理条件を変更したものである。
【0030】
図3で示した反射防止膜7のエッチングは、レジストマスク8に基づいてCFガスなどを用いてプラズマエッチングにより行っていた。この反射防止膜7のエッチングの際に、レジストマスク8もエッチングされる。実施の形態1でも説明したように、レジストマスク8の平坦部分にフルオロカーボンが堆積するため、反射防止膜7のエッチング後のレジストマスク8の形状がフルオロカーボンの堆積量に大きく影響を与える。
【0031】
そこで、実施の形態4では、反射防止膜7のエッチングの際にレジストマスク8のパターンの肩部の形状を丸くするような処理条件でレジストマスク8をエッチングする。この処理条件としては、プラズマ装置のrf電力を大きめに設定し、入射イオンエネルギーを大きくする条件やF(フッ素)リッチなガスを用い、エッチングの等方的な成分を増加させる条件が考えられる。ここで、Fリッチなガスとは、従来使用していたCガス,Cガス,Cガスなどのエッチングガスに比べてF/N比やF/C比が高いNFガスやCFガスなどエッチングガスをいう。図9に本実施の形態に係る処理条件で反射防止膜7のエッチングを行った後の半導体装置の断面図を示す。図9に示すように、レジストマスク8の肩部は肩落ちして平坦部分が小さくなっている。
【0032】
これにより、レジストマスク8のパターンの間隔が狭い部分では、層間絶縁膜6のエッチングの際にフルオロカーボンの堆積が進行せずに、レジストマスク8がエッチングにより後退することになる。実施の形態1の場合に比べて、パターンの間隔が狭い部分の平坦部分が小さくなっているため、より短期間に矩形のコンタクトホールを形成することができる。また、実施の形態1と同様、コンタクト開口部の面積を大きくすることができる。
【0033】
【発明の効果】
本発明に記載の半導体装置の製造方法は、円形パターンの間隔が広いレジストマスクでは、平坦部にフルオロカーボンが堆積し、円形パターンの間隔が狭いレジストマスクでは、平坦部がエッチングされフルオロカーボンが堆積し難い処理条件で、レジストマスクに基づいて層間絶縁膜をエッチングするので、円形状の穴を有するレジストマスクからマスク数や工程を増やすことなく矩形のコンタクトホールを形成することができる効果がある。また、円形のコンタクトホールの場合よりも矩形のコンタクトホールの場合の方が、コンタクト開口部の面積を大きくすることができ、コンタクトホールの接触抵抗を低減することができるため半導体装置の歩留まりを向上させることができる効果がある。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係るマスク及びレジストマスクの平面図である。
【図2】本発明の実施の形態1に係る半導体装置の断面図である。
【図3】本発明の実施の形態1に係る半導体装置の断面図である。
【図4】本発明の実施の形態1に係る半導体装置の断面図である。
【図5】本発明の実施の形態1に係るコンタクトホール形成後の平面図である。
【図6】本発明の実施の形態1に係るレジストマスク及びコンタクトホール形成後の平面図である。
【図7】本発明の実施の形態1に係る矩形のコンタクトホールの断面積と円形のコンタクトホールの断面積とを比較した図である。
【図8】本発明の実施の形態3に係る半導体装置の断面図である。
【図9】本発明の実施の形態4に係る半導体装置の断面図である。
【符号の説明】
1 マスク、2 光透過部分、3 ポジ型レジスト膜、4 円形状の穴、5 半導体基板、6 層間絶縁膜、7 反射防止膜、8 レジストマスク、9 矩形のコンタクトホール、10 円形のコンタクトホール。

Claims (8)

  1. (a)層間絶縁膜上に反射防止膜を成膜し、更に前記反射防止膜上にレジストを成膜する工程と、
    (b)前記レジストを複数の円形パターンを有するレジストマスクに形成する工程と、
    (c)前記レジストマスクに基づいて前記反射防止膜をエッチングする工程と、
    (d)前記円形パターンの間隔が広い前記レジストマスクでは、平坦部にフルオロカーボンが堆積し、前記円形パターンの間隔が狭い前記レジストマスクでは、前記平坦部がエッチングされフルオロカーボンが堆積し難い処理条件で、前記レジストマスクに基づいて層間絶縁膜をエッチングする工程と、
    を有する矩形のコンタクトホールを形成する半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法であって、
    前記工程(d)で、カーボン比率の高いエッチングガスを用いて前記層間絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
  3. 請求項2に記載の半導体装置の製造方法であって、
    前記カーボン比率の高いエッチングガスは、Cガスであることを特徴とする半導体装置の製造方法。
  4. 請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法であって、
    前記工程(d)は、エッチングガスにCHガスを添加して前記層間絶縁膜をエッチングすることを特徴とする半導体装置の製造方法。
  5. 請求項1に記載の半導体装置の製造方法であって、
    前記工程(c)において、前記レジストマスクの表面が平滑となる処理条件で前記反射防止膜をエッチングすることを特徴とする半導体装置の製造方法。
  6. 請求項5に記載の半導体装置の製造方法であって、
    エッチングガスに、CFガスのみを含んだ単体ガスを用いることを特徴とする半導体装置の製造方法。
  7. 請求項1に記載の半導体装置の製造方法であって、
    前記工程(c)において、前記レジストマスクの肩部の形状を丸くする処理条件で前記反射防止膜をエッチングすることを特徴とする半導体装置の製造方法。
  8. 請求項7に記載の半導体装置の製造方法であって、
    エッチングガスに、NFガス又はCFガスを用いて前記反射防止膜をエッチングすることを特徴とする半導体装置の製造方法。
JP2002297540A 2002-10-10 2002-10-10 半導体装置の製造方法 Pending JP2004134574A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002297540A JP2004134574A (ja) 2002-10-10 2002-10-10 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002297540A JP2004134574A (ja) 2002-10-10 2002-10-10 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2004134574A true JP2004134574A (ja) 2004-04-30

Family

ID=32287215

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002297540A Pending JP2004134574A (ja) 2002-10-10 2002-10-10 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2004134574A (ja)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062562A (ja) * 2008-09-01 2010-03-18 D2S Inc 半導体装置を基板上に製造するための方法、荷電粒子ビームリソグラフィのための断片化またはマスクデータ準備のための方法、複数の円形パターンを表面上に形成するための方法およびシステム、ならびに荷電粒子ビームリソグラフィで用いるための断片化またはマスクデータ準備のためのシステム
US7906436B2 (en) 2008-02-15 2011-03-15 Renesas Electronics Corporation Method of manufacturing semiconductor device, and semiconductor device
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8563228B2 (en) 2009-03-23 2013-10-22 Micron Technology, Inc. Methods of forming patterns on substrates
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8603884B2 (en) 2008-12-04 2013-12-10 Micron Technology, Inc. Methods of fabricating substrates
US8609306B2 (en) 2008-09-01 2013-12-17 D2S, Inc. Method for forming circular patterns on a surface
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8629527B2 (en) 2008-05-05 2014-01-14 Micron Technology, Inc. Semiconductor structures
US8669023B2 (en) 2008-09-01 2014-03-11 D2S, Inc. Method for optical proximity correction of a reticle to be manufactured using shaped beam lithography
US8703570B2 (en) 2008-12-04 2014-04-22 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8828628B2 (en) 2008-09-01 2014-09-09 D2S, Inc. Method and system for design of a reticle to be manufactured using variable shaped beam lithography
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US9057956B2 (en) 2011-02-28 2015-06-16 D2S, Inc. Method and system for design of enhanced edge slope patterns for charged particle beam lithography
US9164372B2 (en) 2009-08-26 2015-10-20 D2S, Inc. Method and system for forming non-manhattan patterns using variable shaped beam lithography
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US9323140B2 (en) 2008-09-01 2016-04-26 D2S, Inc. Method and system for forming a pattern on a reticle using charged particle beam lithography
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US9341936B2 (en) 2008-09-01 2016-05-17 D2S, Inc. Method and system for forming a pattern on a reticle using charged particle beam lithography
US9372391B2 (en) 2008-09-01 2016-06-21 D2S, Inc. Method and system for forming patterns using charged particle beam lithography with variable pattern dosage
US9612530B2 (en) 2011-02-28 2017-04-04 D2S, Inc. Method and system for design of enhanced edge slope patterns for charged particle beam lithography

Cited By (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US11935756B2 (en) 2006-07-10 2024-03-19 Lodestar Licensing Group Llc Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US11335563B2 (en) 2006-07-10 2022-05-17 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US10607844B2 (en) 2006-07-10 2020-03-31 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US10096483B2 (en) 2006-07-10 2018-10-09 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US9761457B2 (en) 2006-07-10 2017-09-12 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US9305782B2 (en) 2006-07-10 2016-04-05 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7906436B2 (en) 2008-02-15 2011-03-15 Renesas Electronics Corporation Method of manufacturing semiconductor device, and semiconductor device
US8395238B2 (en) 2008-02-15 2013-03-12 Renesas Electronics Corporation Method of manufacturing semiconductor device, and semiconductor device
US8629527B2 (en) 2008-05-05 2014-01-14 Micron Technology, Inc. Semiconductor structures
US8901700B2 (en) 2008-05-05 2014-12-02 Micron Technology, Inc. Semiconductor structures
US9341936B2 (en) 2008-09-01 2016-05-17 D2S, Inc. Method and system for forming a pattern on a reticle using charged particle beam lithography
US9268214B2 (en) 2008-09-01 2016-02-23 D2S, Inc. Method for forming circular patterns on a surface
US8828628B2 (en) 2008-09-01 2014-09-09 D2S, Inc. Method and system for design of a reticle to be manufactured using variable shaped beam lithography
US9625809B2 (en) 2008-09-01 2017-04-18 D2S, Inc. Method and system for forming patterns using charged particle beam lithography with variable pattern dosage
US8609306B2 (en) 2008-09-01 2013-12-17 D2S, Inc. Method for forming circular patterns on a surface
US8669023B2 (en) 2008-09-01 2014-03-11 D2S, Inc. Method for optical proximity correction of a reticle to be manufactured using shaped beam lithography
US8900778B2 (en) 2008-09-01 2014-12-02 D2S, Inc. Method for forming circular patterns on a surface
US9372391B2 (en) 2008-09-01 2016-06-21 D2S, Inc. Method and system for forming patterns using charged particle beam lithography with variable pattern dosage
JP2010062562A (ja) * 2008-09-01 2010-03-18 D2S Inc 半導体装置を基板上に製造するための方法、荷電粒子ビームリソグラフィのための断片化またはマスクデータ準備のための方法、複数の円形パターンを表面上に形成するための方法およびシステム、ならびに荷電粒子ビームリソグラフィで用いるための断片化またはマスクデータ準備のためのシステム
US9323140B2 (en) 2008-09-01 2016-04-26 D2S, Inc. Method and system for forming a pattern on a reticle using charged particle beam lithography
US10101648B2 (en) 2008-09-01 2018-10-16 D2S, Inc. Method and system for forming a pattern on a reticle using charged particle beam lithography
US9715169B2 (en) 2008-09-01 2017-07-25 D2S, Inc. Method and system for forming a pattern on a reticle using charged particle beam lithography
US9274412B2 (en) 2008-09-01 2016-03-01 D2S, Inc. Method and system for design of a reticle to be manufactured using variable shaped beam lithography
US8603884B2 (en) 2008-12-04 2013-12-10 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8703570B2 (en) 2008-12-04 2014-04-22 Micron Technology, Inc. Methods of fabricating substrates
US9653315B2 (en) 2008-12-04 2017-05-16 Micron Technology, Inc. Methods of fabricating substrates
US8563228B2 (en) 2009-03-23 2013-10-22 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US9164372B2 (en) 2009-08-26 2015-10-20 D2S, Inc. Method and system for forming non-manhattan patterns using variable shaped beam lithography
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US9057956B2 (en) 2011-02-28 2015-06-16 D2S, Inc. Method and system for design of enhanced edge slope patterns for charged particle beam lithography
US9612530B2 (en) 2011-02-28 2017-04-04 D2S, Inc. Method and system for design of enhanced edge slope patterns for charged particle beam lithography
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9153458B2 (en) 2011-05-05 2015-10-06 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8846517B2 (en) 2012-07-06 2014-09-30 Micron Technology, Inc. Methods of forming a pattern on a substrate

Similar Documents

Publication Publication Date Title
JP2004134574A (ja) 半導体装置の製造方法
US8309463B2 (en) Method for forming fine pattern in semiconductor device
US8673544B2 (en) Method of forming openings
US9373552B2 (en) Method of calibrating or exposing a lithography tool
KR100912990B1 (ko) 반도체 소자의 미세 패턴 형성방법
US20090130601A1 (en) Method for fabricating semiconductor device
KR20100134418A (ko) 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법
JPH11186235A (ja) 半導体装置の製造方法
TWI726370B (zh) 具有縮減臨界尺寸的半導體元件及其製備方法
US20090170310A1 (en) Method of forming a metal line of a semiconductor device
US9412612B2 (en) Method of forming semiconductor device
JP2009164563A (ja) 半導体素子のパターン形成方法
CN101335184B (zh) 形成半导体器件的微图案的方法
KR100796509B1 (ko) 반도체 소자의 제조방법
KR20100102422A (ko) 스페이서 패터닝 공정을 이용한 콘택홀 형성 방법
JP5573306B2 (ja) フォトマスクブランクの製造方法
US20070178409A1 (en) Exposure method of forming three-dimensional lithographic pattern
CN111834201A (zh) 半导体工艺方法
KR20090070458A (ko) 반도체 소자의 콘택홀 형성 방법
CN111640657A (zh) 半导体器件及其形成方法
KR100586531B1 (ko) 패턴 밀도에 따른 패턴 식각 시간 설정 방법
JP2010003991A (ja) 半導体装置の製造方法及びレチクルの形成方法
US20090297957A1 (en) Exposure mask and method for manufacturing semiconductor device using the same
KR100658937B1 (ko) 포토레지스트막패턴 형성방법
US20040029394A1 (en) Method and structure for preventing wafer edge defocus