JPH11186235A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
Abstract
(57)【要約】
【課題】 不良発生を抑制して半導体装置の製造歩留り
を向上させることを目的とする。 【解決手段】 レジストパターン１０５ａをマスクとし
て反射防止膜１０４をエッチングしてパターン１０４ａ
を形成する。このエッチングは、酸素ガスに塩素ガスま
たは臭化水素ガスを加えた混合ガスに加え、アルゴンガ
スを加えた混合ガスを用いたドライエッチングにより行
う。
を向上させることを目的とする。 【解決手段】 レジストパターン１０５ａをマスクとし
て反射防止膜１０４をエッチングしてパターン１０４ａ
を形成する。このエッチングは、酸素ガスに塩素ガスま
たは臭化水素ガスを加えた混合ガスに加え、アルゴンガ
スを加えた混合ガスを用いたドライエッチングにより行
う。
Description
【０００１】
【発明の属する技術分野】この発明は、多層配線構造に
おける配線パターン形成で用いられる半導体装置の製造
方法に関する。
おける配線パターン形成で用いられる半導体装置の製造
方法に関する。
【０００２】
【従来の技術】ＬＳＩは、半導体基板上に各種材料など
の薄膜を形成し、リソグラフィーおよびエッチングによ
って薄膜を部分的に除去する工程を繰り返すことで製造
される。そして、リソグラフィー技術の役割は、所定寸
法のパターンを所定の位置に形成することである。ま
た、エッチングの役割は、そのパターンをマスクにして
薄膜を表面から部分的に取り除くことで、薄膜材料から
なる例えば配線を所望の寸法に形成することである。
の薄膜を形成し、リソグラフィーおよびエッチングによ
って薄膜を部分的に除去する工程を繰り返すことで製造
される。そして、リソグラフィー技術の役割は、所定寸
法のパターンを所定の位置に形成することである。ま
た、エッチングの役割は、そのパターンをマスクにして
薄膜を表面から部分的に取り除くことで、薄膜材料から
なる例えば配線を所望の寸法に形成することである。
【０００３】以下、ＬＳＩを構成するＭＯＳトランジス
タのゲート電極配線の形成を例に取り説明する。まず、
図２（ａ）に示すように、シリコン基板２０１上にゲー
ト絶縁膜２０２を形成した後、ポリシリコンなどの電極
材料膜２０３を形成する。次に、図２（ｂ）に示すよう
に、電極材料膜２０３上に反射防止膜２０４を形成す
る。
タのゲート電極配線の形成を例に取り説明する。まず、
図２（ａ）に示すように、シリコン基板２０１上にゲー
ト絶縁膜２０２を形成した後、ポリシリコンなどの電極
材料膜２０３を形成する。次に、図２（ｂ）に示すよう
に、電極材料膜２０３上に反射防止膜２０４を形成す
る。
【０００４】次に、この上に公知のフォトリソグラフィ
技術を用いてレジストパターン２０５を形成する。この
フォトリソグラフィでは、下層に反射防止膜２０４が形
成されているため、精度のよいパターン形成を阻害する
定在波効果を防止できる。ついで、図２（ｄ）に示すよ
うに、レジストパターン２０５をマスクとして反射防止
膜２０４をエッチングしてパターン２０４ａを形成す
る。このエッチングは、酸素ガスに塩素ガスまたは臭化
水素（ＨＢｒ）ガスを加えた混合ガスを用いたドライエ
ッチングにより行う。
技術を用いてレジストパターン２０５を形成する。この
フォトリソグラフィでは、下層に反射防止膜２０４が形
成されているため、精度のよいパターン形成を阻害する
定在波効果を防止できる。ついで、図２（ｄ）に示すよ
うに、レジストパターン２０５をマスクとして反射防止
膜２０４をエッチングしてパターン２０４ａを形成す
る。このエッチングは、酸素ガスに塩素ガスまたは臭化
水素（ＨＢｒ）ガスを加えた混合ガスを用いたドライエ
ッチングにより行う。
【０００５】ところで、反射防止膜２０４は有機膜であ
るので、酸素ガスによるドライエッチングでエッチング
できる。ところが、酸素ガスのみであるとサイドエッチ
ングが発生し、寸法精度の悪化をきたしてしまう。ここ
で、ドライエッチングの反応課程においては、反応生成
物のプラズマ中での解離と加工材料表面への再付着や、
プラズマ中での反応生成物の加工材料表面へのデポジシ
ョンや加工材料表面での重合反応も起こり得る。しか
し、酸素ガスのプラズマで有機膜をドライエッチングす
ると、反応生成物は主にＣＯ2 とＨ2Ｏ となり、再付着
やデポジションなどを起こしにくい。
るので、酸素ガスによるドライエッチングでエッチング
できる。ところが、酸素ガスのみであるとサイドエッチ
ングが発生し、寸法精度の悪化をきたしてしまう。ここ
で、ドライエッチングの反応課程においては、反応生成
物のプラズマ中での解離と加工材料表面への再付着や、
プラズマ中での反応生成物の加工材料表面へのデポジシ
ョンや加工材料表面での重合反応も起こり得る。しか
し、酸素ガスのプラズマで有機膜をドライエッチングす
ると、反応生成物は主にＣＯ2 とＨ2Ｏ となり、再付着
やデポジションなどを起こしにくい。
【０００６】それに対して、例えば、酸素ガスだけでな
くここに塩素ガスも添加してドライエッチングを行う
と、加工材料表面にプラズマ重合などによるデポジショ
ンが起こる。そして、レジストパターン２０５側面やエ
ッチングしていることで露出し始めている反射防止膜２
０４によるパターンの側面にそのデポジションを起こす
ことで、サイドエッチングが抑制できるようになる。す
なわち、有機膜である反射防止膜２０４のドライエッチ
ングでは、酸素ガスに例えば塩素ガスを添加してエッチ
ングガスとして用いることで、寸法精度の向上が図れ
る。以上示したことにより、パターン２０４ａを形成し
た後、今度は、レジストパターン２０５およびパターン
２０４ａをマスクとし、電極材料膜２０３をエッチング
してゲート電極２０３ａを形成する（図２（ｅ））。
くここに塩素ガスも添加してドライエッチングを行う
と、加工材料表面にプラズマ重合などによるデポジショ
ンが起こる。そして、レジストパターン２０５側面やエ
ッチングしていることで露出し始めている反射防止膜２
０４によるパターンの側面にそのデポジションを起こす
ことで、サイドエッチングが抑制できるようになる。す
なわち、有機膜である反射防止膜２０４のドライエッチ
ングでは、酸素ガスに例えば塩素ガスを添加してエッチ
ングガスとして用いることで、寸法精度の向上が図れ
る。以上示したことにより、パターン２０４ａを形成し
た後、今度は、レジストパターン２０５およびパターン
２０４ａをマスクとし、電極材料膜２０３をエッチング
してゲート電極２０３ａを形成する（図２（ｅ））。
【０００７】
【発明が解決しようとする課題】ところが、従来では、
パターン２０４ａを形成した段階で、図３（ａ）に示す
ように、パターン２０４ａと電極材料膜２０３との境界
部分において、電極材料膜２０３に部分的にオーバーエ
ッチングされてえぐられて形成されたサブトレンチ３０
１が、大きく形成されてしまうという問題があった。こ
の、大きなサブトレンチ３０１が存在した状態で、電極
材料膜２０３をエッチングしてゲート電極２０３を形成
すると、サブトレンチ３０１の部分の電極材料膜２０３
は膜厚が他より薄くなっているため、エッチングにより
他の領域より速く電極材料膜２０３が無くなる。そし
て、ゲート電極２０３ａ形成部以外の電極材料膜２０３
を完全に除去しようとすれば、大きめに形成されてしま
ったサブトレンチ３０１部分下の領域は、大きくオーバ
ーエッチングされることになり、図３（ｂ）に示すよう
に、ゲート絶縁膜２０２および基板２０１の一部までエ
ッチングして基板損傷３０２を発生させてしまう。
パターン２０４ａを形成した段階で、図３（ａ）に示す
ように、パターン２０４ａと電極材料膜２０３との境界
部分において、電極材料膜２０３に部分的にオーバーエ
ッチングされてえぐられて形成されたサブトレンチ３０
１が、大きく形成されてしまうという問題があった。こ
の、大きなサブトレンチ３０１が存在した状態で、電極
材料膜２０３をエッチングしてゲート電極２０３を形成
すると、サブトレンチ３０１の部分の電極材料膜２０３
は膜厚が他より薄くなっているため、エッチングにより
他の領域より速く電極材料膜２０３が無くなる。そし
て、ゲート電極２０３ａ形成部以外の電極材料膜２０３
を完全に除去しようとすれば、大きめに形成されてしま
ったサブトレンチ３０１部分下の領域は、大きくオーバ
ーエッチングされることになり、図３（ｂ）に示すよう
に、ゲート絶縁膜２０２および基板２０１の一部までエ
ッチングして基板損傷３０２を発生させてしまう。
【０００８】これら不良発生の状態は、反射防止膜２０
４のエッチングにおいて、塩素ガスの添加量を減らすこ
とで抑制される。すなわち、塩素ガスなどの反応性ガス
の量を減らすと、サブトレンチ３０１の大きさは小さく
なる。しかし、塩素ガスの添加量を減らすと、今度はサ
イドエッチングが発生し始めて寸法精度の低下を招き、
やはり不良の原因となり歩留りの低下を招いていた。し
たがってこの発明は、以上のような問題点を解消するた
めになされたものであり、不良発生を抑制して半導体装
置の製造歩留りを向上させることを目的とする。
４のエッチングにおいて、塩素ガスの添加量を減らすこ
とで抑制される。すなわち、塩素ガスなどの反応性ガス
の量を減らすと、サブトレンチ３０１の大きさは小さく
なる。しかし、塩素ガスの添加量を減らすと、今度はサ
イドエッチングが発生し始めて寸法精度の低下を招き、
やはり不良の原因となり歩留りの低下を招いていた。し
たがってこの発明は、以上のような問題点を解消するた
めになされたものであり、不良発生を抑制して半導体装
置の製造歩留りを向上させることを目的とする。
【０００９】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、半導体基板上に絶縁膜を形成する第１の工
程と、絶縁膜上に導電性を有する材料からなる電極材料
薄膜を形成する第２の工程と、電極材料薄膜上に有機材
料からなる反射防止膜を形成する第３の工程と、反射防
止膜上に光感光性を有するレジスト膜を形成する第４の
工程と、レジスト膜に所定の光像を露光して現像するこ
とでレジスト膜からなるレジストパターンを形成する第
５の工程と、酸素ガスと反応性ガスと不活性ガスとの混
合ガスのプラズマを用いたドライエッチングにより、レ
ジストパターンをマスクとし、反応性ガスとの反応によ
り生成されるプラズマ反応物をレジストパターンおよび
この下に形成されるパターンの側壁に側壁保護膜として
堆積させながら、反射防止膜を選択的に除去してパター
ンを形成する第６の工程と、レジストパターンをマスク
として電極材料薄膜をエッチングして電極を形成する第
７の工程とを少なくとも備えるようにした。以上の特に
第６の工程のことにより反射防止膜をエッチングするよ
うにしたので、反射防止膜のエッチングで部分的に発生
するエッチング速度の異なる状態が抑制されるようにな
る。
製造方法は、半導体基板上に絶縁膜を形成する第１の工
程と、絶縁膜上に導電性を有する材料からなる電極材料
薄膜を形成する第２の工程と、電極材料薄膜上に有機材
料からなる反射防止膜を形成する第３の工程と、反射防
止膜上に光感光性を有するレジスト膜を形成する第４の
工程と、レジスト膜に所定の光像を露光して現像するこ
とでレジスト膜からなるレジストパターンを形成する第
５の工程と、酸素ガスと反応性ガスと不活性ガスとの混
合ガスのプラズマを用いたドライエッチングにより、レ
ジストパターンをマスクとし、反応性ガスとの反応によ
り生成されるプラズマ反応物をレジストパターンおよび
この下に形成されるパターンの側壁に側壁保護膜として
堆積させながら、反射防止膜を選択的に除去してパター
ンを形成する第６の工程と、レジストパターンをマスク
として電極材料薄膜をエッチングして電極を形成する第
７の工程とを少なくとも備えるようにした。以上の特に
第６の工程のことにより反射防止膜をエッチングするよ
うにしたので、反射防止膜のエッチングで部分的に発生
するエッチング速度の異なる状態が抑制されるようにな
る。
【００１０】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。図１は、この発明の実施の形態にお
ける半導体装置の製造方法を説明するための説明図であ
り、以下では、前述と同様にＬＳＩを構成するＭＯＳト
ランジスタのゲート電極配線の形成を例に取り説明す
る。まず、図１（ａ）に示すように、シリコン基板１０
１上にゲート絶縁膜１０２を形成した後、ポリシリコン
などの電極材料膜１０３を形成する。次に、図１（ｂ）
に示すように、電極材料膜１０３上に反射防止膜１０４
を膜厚２００ｎｍ程度に形成し、この上にポジ形の感光
性を有するフォトレジスト膜１０５を膜厚７００ｎｍ程
度に形成する。
参照して説明する。図１は、この発明の実施の形態にお
ける半導体装置の製造方法を説明するための説明図であ
り、以下では、前述と同様にＬＳＩを構成するＭＯＳト
ランジスタのゲート電極配線の形成を例に取り説明す
る。まず、図１（ａ）に示すように、シリコン基板１０
１上にゲート絶縁膜１０２を形成した後、ポリシリコン
などの電極材料膜１０３を形成する。次に、図１（ｂ）
に示すように、電極材料膜１０３上に反射防止膜１０４
を膜厚２００ｎｍ程度に形成し、この上にポジ形の感光
性を有するフォトレジスト膜１０５を膜厚７００ｎｍ程
度に形成する。
【００１１】この反射防止膜１０４としては、例えば露
光光源として波長２４８の紫外線を用いる場合、ＳＷＫ
−ＥＸ１−Ｄ５５（東京応化株式会社製）を用いるよう
にすればよい。例えば、電極材料膜１０３が形成された
シリコン基板１０１上に、そのＳＷＫ−ＥＸ１−Ｄ５５
の溶液を回転塗布した後、１７０〜２２０℃程度の加熱
を行えば、反射防止膜１０４が形成できる。また、その
反射防止膜１０４が形成されたシリコン基板１０１上
に、ポジレジスト材料を回転塗布した後、９０〜１００
℃程度の加熱により塗布膜より溶媒などを揮発除去する
ことで、フォトレジスト膜１０５が形成できる。
光光源として波長２４８の紫外線を用いる場合、ＳＷＫ
−ＥＸ１−Ｄ５５（東京応化株式会社製）を用いるよう
にすればよい。例えば、電極材料膜１０３が形成された
シリコン基板１０１上に、そのＳＷＫ−ＥＸ１−Ｄ５５
の溶液を回転塗布した後、１７０〜２２０℃程度の加熱
を行えば、反射防止膜１０４が形成できる。また、その
反射防止膜１０４が形成されたシリコン基板１０１上
に、ポジレジスト材料を回転塗布した後、９０〜１００
℃程度の加熱により塗布膜より溶媒などを揮発除去する
ことで、フォトレジスト膜１０５が形成できる。
【００１２】ついで、図１（ｃ）に示すように、フォト
レジスト膜１０５上に縮小投影露光装置などを用いて所
望の光像を投影露光して潜像を形成し、アルカリ性の現
像液で現像することで光像が投影された領域を除去し、
レジストパターン１０５ａを形成する。なお、このレジ
ストパターン１０５ａは、耐ドライエッチング性を向上
させるために、１１０〜１２０℃程度の加熱をした方が
よい。ところで、この露光において、パターンを転写す
るフォトレジスト膜１０５には、その下地で反射した露
光光も照射されることになり、入射光と反射光の干渉に
よる定在波効果が発生してしまう。この定在波効果は、
フォトリソグラフィ技術により形成するレジストパター
ンの寸法精度に大きな悪影響を及ぼす。そこで、上述し
たように、下層に反射防止膜１０４を形成しておくこと
で露光光の反射を抑制し、定在波効果を防止するように
している。
レジスト膜１０５上に縮小投影露光装置などを用いて所
望の光像を投影露光して潜像を形成し、アルカリ性の現
像液で現像することで光像が投影された領域を除去し、
レジストパターン１０５ａを形成する。なお、このレジ
ストパターン１０５ａは、耐ドライエッチング性を向上
させるために、１１０〜１２０℃程度の加熱をした方が
よい。ところで、この露光において、パターンを転写す
るフォトレジスト膜１０５には、その下地で反射した露
光光も照射されることになり、入射光と反射光の干渉に
よる定在波効果が発生してしまう。この定在波効果は、
フォトリソグラフィ技術により形成するレジストパター
ンの寸法精度に大きな悪影響を及ぼす。そこで、上述し
たように、下層に反射防止膜１０４を形成しておくこと
で露光光の反射を抑制し、定在波効果を防止するように
している。
【００１３】ついで、図１（ｄ）に示すように、レジス
トパターン１０５ａをマスクとして反射防止膜１０４を
エッチングしてパターン１０４ａを形成する。このエッ
チングは、酸素ガスに塩素ガスまたは臭化水素ガスを加
えた混合ガスに加え、アルゴンガスを加えた混合ガスを
用いたドライエッチングにより行う。すなわち、エッチ
ングガスの流量比を、例えば、塩素ガス：酸素ガス：ア
ルゴンガス＝３：２：８とし、圧力を３ｍＴｏｒｒと
し、プラズマパワーを３５０Ｗとし、基板温度を３５℃
に制御して反射防止膜１０４のエッチングを行った。
トパターン１０５ａをマスクとして反射防止膜１０４を
エッチングしてパターン１０４ａを形成する。このエッ
チングは、酸素ガスに塩素ガスまたは臭化水素ガスを加
えた混合ガスに加え、アルゴンガスを加えた混合ガスを
用いたドライエッチングにより行う。すなわち、エッチ
ングガスの流量比を、例えば、塩素ガス：酸素ガス：ア
ルゴンガス＝３：２：８とし、圧力を３ｍＴｏｒｒと
し、プラズマパワーを３５０Ｗとし、基板温度を３５℃
に制御して反射防止膜１０４のエッチングを行った。
【００１４】前述したように、有機膜である反射防止膜
１０４のパターン形成のためのドライエッチングでは、
寸法精度向上のため、酸素だけでなく塩素ガスなども添
加したエッチングガスを用いるようにしている。しかし
ながら、塩素ガスを添加したために、サブトレンチとい
う問題が発生した。ここで、酸素ガスと塩素ガスの組み
合わせの他に、酸素ガスと臭化水素ガスの組み合わせ、
酸素ガスと四フッ化炭素（ＣＦ4 ）ガスの組み合わせな
どにおいても、サイドエッチングを抑制して反射防止膜
１０４をエッチングできるが、このように酸素ガスに反
応性ガスを加えてドライエッチングを行うと、やはりサ
ブトレンチという問題が発生する。
１０４のパターン形成のためのドライエッチングでは、
寸法精度向上のため、酸素だけでなく塩素ガスなども添
加したエッチングガスを用いるようにしている。しかし
ながら、塩素ガスを添加したために、サブトレンチとい
う問題が発生した。ここで、酸素ガスと塩素ガスの組み
合わせの他に、酸素ガスと臭化水素ガスの組み合わせ、
酸素ガスと四フッ化炭素（ＣＦ4 ）ガスの組み合わせな
どにおいても、サイドエッチングを抑制して反射防止膜
１０４をエッチングできるが、このように酸素ガスに反
応性ガスを加えてドライエッチングを行うと、やはりサ
ブトレンチという問題が発生する。
【００１５】このため、この実施の形態では酸素ガスと
反応性ガスとに加え、上述したようにアルゴンなどの不
活性ガスも用いて、反射防止膜１０４のドライエッチン
グを行うようにした。この結果、この実施の形態によれ
ば、形成されるサブトレンチの大きさを極力抑制できる
ようになる。なお、上述では塩素ガス：酸素ガス：アル
ゴンガス＝３：２：８としたが、これに限るものではな
く、エッチング時に導入するエッチングガスの総量に対
し、アルゴンなどの不活性ガスを２０〜９０％の範囲と
すれば、形成されるサブトレンチの大きさを極力抑制で
きるようになる。
反応性ガスとに加え、上述したようにアルゴンなどの不
活性ガスも用いて、反射防止膜１０４のドライエッチン
グを行うようにした。この結果、この実施の形態によれ
ば、形成されるサブトレンチの大きさを極力抑制できる
ようになる。なお、上述では塩素ガス：酸素ガス：アル
ゴンガス＝３：２：８としたが、これに限るものではな
く、エッチング時に導入するエッチングガスの総量に対
し、アルゴンなどの不活性ガスを２０〜９０％の範囲と
すれば、形成されるサブトレンチの大きさを極力抑制で
きるようになる。
【００１６】そして、このサブトレンチは、レジストパ
ターン１０５ａをマスクとした反射防止膜１０４のエッ
チング初期より発生しているものと考えられる。すなわ
ち、反射防止膜１０４のエッチングにおいて、レジスト
パターン１０５ａのパターン境界部分が他よりも速くエ
ッチングされ、その初期段階において反射防止膜１０４
にサブトレンチが形成されている。したがって、アルゴ
ンガスの添加は、反射防止膜１０４のドライエッチング
のはじめから行う必要がある。このようにアルゴンガス
を添加することで、アルゴンガスは正性ガスであるの
で、有機物であるレジストパターン１０５ａにおけるチ
ャージアップを抑制し、レジストパターン１０５の境界
部分への反応性イオンの集中を抑制できる。
ターン１０５ａをマスクとした反射防止膜１０４のエッ
チング初期より発生しているものと考えられる。すなわ
ち、反射防止膜１０４のエッチングにおいて、レジスト
パターン１０５ａのパターン境界部分が他よりも速くエ
ッチングされ、その初期段階において反射防止膜１０４
にサブトレンチが形成されている。したがって、アルゴ
ンガスの添加は、反射防止膜１０４のドライエッチング
のはじめから行う必要がある。このようにアルゴンガス
を添加することで、アルゴンガスは正性ガスであるの
で、有機物であるレジストパターン１０５ａにおけるチ
ャージアップを抑制し、レジストパターン１０５の境界
部分への反応性イオンの集中を抑制できる。
【００１７】以上示したことにより、パターン１０４ａ
を形成した後、今度は、レジストパターン１０５および
パターン１０４ａをマスクとし、電極材料膜１０３をエ
ッチングしてゲート電極１０３ａを形成する（図１
（ｅ））。この結果、この実施の形態によれば、ゲート
絶縁膜１０２のゲート電極１０３ａとの境界にオーバー
エッチング部分が発生するなどの不良が抑制され、ゲー
ト絶縁膜１０２に異常が無い状態でゲート電極１０３ａ
が形成される。
を形成した後、今度は、レジストパターン１０５および
パターン１０４ａをマスクとし、電極材料膜１０３をエ
ッチングしてゲート電極１０３ａを形成する（図１
（ｅ））。この結果、この実施の形態によれば、ゲート
絶縁膜１０２のゲート電極１０３ａとの境界にオーバー
エッチング部分が発生するなどの不良が抑制され、ゲー
ト絶縁膜１０２に異常が無い状態でゲート電極１０３ａ
が形成される。
【００１８】
【発明の効果】以上説明したように、この発明では、半
導体基板上に絶縁膜を形成する第１の工程と、絶縁膜上
に導電性を有する材料からなる電極材料薄膜を形成する
第２の工程と、電極材料薄膜上に有機材料からなる反射
防止膜を形成する第３の工程と、反射防止膜上に光感光
性を有するレジスト膜を形成する第４の工程と、レジス
ト膜に所定の光像を露光して現像することでレジスト膜
からなるレジストパターンを形成する第５の工程と、酸
素ガスと反応性ガスと不活性ガスとの混合ガスのプラズ
マを用いたドライエッチングにより、レジストパターン
をマスクとし、反応性ガスとの反応により生成されるプ
ラズマ反応物をレジストパターンおよびこの下に形成さ
れるパターンの側壁に側壁保護膜として堆積させなが
ら、反射防止膜を選択的に除去してパターンを形成する
第６の工程と、レジストパターンをマスクとして電極材
料薄膜をエッチングして電極を形成する第７の工程とを
少なくとも備えるようにした。
導体基板上に絶縁膜を形成する第１の工程と、絶縁膜上
に導電性を有する材料からなる電極材料薄膜を形成する
第２の工程と、電極材料薄膜上に有機材料からなる反射
防止膜を形成する第３の工程と、反射防止膜上に光感光
性を有するレジスト膜を形成する第４の工程と、レジス
ト膜に所定の光像を露光して現像することでレジスト膜
からなるレジストパターンを形成する第５の工程と、酸
素ガスと反応性ガスと不活性ガスとの混合ガスのプラズ
マを用いたドライエッチングにより、レジストパターン
をマスクとし、反応性ガスとの反応により生成されるプ
ラズマ反応物をレジストパターンおよびこの下に形成さ
れるパターンの側壁に側壁保護膜として堆積させなが
ら、反射防止膜を選択的に除去してパターンを形成する
第６の工程と、レジストパターンをマスクとして電極材
料薄膜をエッチングして電極を形成する第７の工程とを
少なくとも備えるようにした。
【００１９】以上の特に第６の工程のことにより反射防
止膜をエッチングするようにしたので、反射防止膜のエ
ッチングで部分的に発生するエッチング速度の異なる状
態が抑制されるようになる。この結果、この発明によれ
ば、反射防止膜の部分的な異常エッチングによる不良発
生を抑制できるので、半導体装置の製造歩留りが向上で
きるという効果を有する。
止膜をエッチングするようにしたので、反射防止膜のエ
ッチングで部分的に発生するエッチング速度の異なる状
態が抑制されるようになる。この結果、この発明によれ
ば、反射防止膜の部分的な異常エッチングによる不良発
生を抑制できるので、半導体装置の製造歩留りが向上で
きるという効果を有する。
【図１】 この発明の実施の形態における半導体装置の
製造方法を説明するための説明図である。
製造方法を説明するための説明図である。
【図２】 従来よりある半導体装置の製造方法を説明す
るための説明図である。
るための説明図である。
【図３】 サブトレンチの状態を示す説明図である。
１０１…シリコン基板、１０２…ゲート絶縁膜、１０３
…電極材料膜、１０３ａ…ゲート電極、１０４…反射防
止膜、１０４ａ…パターン、１０５…フォトレジスト
膜、１０５ａ…レジストパターン。
…電極材料膜、１０３ａ…ゲート電極、１０４…反射防
止膜、１０４ａ…パターン、１０５…フォトレジスト
膜、１０５ａ…レジストパターン。
Claims (4)
- 【請求項１】 半導体基板上に絶縁膜を形成する第１の
工程と、 前記絶縁膜上に導電性を有する材料からなる電極材料薄
膜を形成する第２の工程と、 前記電極材料薄膜上に有機材料からなる反射防止膜を形
成する第３の工程と、 前記反射防止膜上に光感光性を有するレジスト膜を形成
する第４の工程と、 前記レジスト膜に所定の光像を露光して現像することで
前記レジスト膜からなるレジストパターンを形成する第
５の工程と、 酸素ガスと反応性ガスと不活性ガスとの混合ガスのプラ
ズマを用いたドライエッチングにより、前記レジストパ
ターンをマスクとし、前記反応性ガスとの反応により生
成されるプラズマ反応物を前記レジストパターンおよび
この下に形成されるパターンの側壁に側壁保護膜として
堆積させながら、前記反射防止膜を選択的に除去して前
記パターンを形成する第６の工程と、 前記レジストパターンをマスクとして前記電極材料薄膜
をエッチングして電極を形成する第７の工程とを少なく
とも備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記反応性ガスはＣｌ2 であることを特徴とする半導体
装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記反応性ガスはＨＢｒであることを特徴とする半導体
装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記反応性ガスはＣＦ4 であることを特徴とする半導体
装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9354617A JP3003657B2 (ja) | 1997-12-24 | 1997-12-24 | 半導体装置の製造方法 |
| TW087121102A TW434647B (en) | 1997-12-24 | 1998-12-17 | Semiconductor device manufacturing method |
| GB9828081A GB2332777B (en) | 1997-12-24 | 1998-12-18 | Semiconductor device and method of manufacture |
| US09/218,017 US6136676A (en) | 1997-12-24 | 1998-12-22 | Semiconductor device manufacturing method |
| CN98125646A CN1109357C (zh) | 1997-12-24 | 1998-12-23 | 半导体器件生产方法 |
| KR1019980057605A KR100277150B1 (ko) | 1997-12-24 | 1998-12-23 | 반도체 장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9354617A JP3003657B2 (ja) | 1997-12-24 | 1997-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186235A true JPH11186235A (ja) | 1999-07-09 |
| JP3003657B2 JP3003657B2 (ja) | 2000-01-31 |
Family
ID=18438777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9354617A Expired - Fee Related JP3003657B2 (ja) | 1997-12-24 | 1997-12-24 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6136676A (ja) |
| JP (1) | JP3003657B2 (ja) |
| KR (1) | KR100277150B1 (ja) |
| CN (1) | CN1109357C (ja) |
| GB (1) | GB2332777B (ja) |
| TW (1) | TW434647B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100358124B1 (ko) * | 1999-12-30 | 2002-10-25 | 주식회사 하이닉스반도체 | 반도체 소자에서 유기반사방지막의 식각 선택비 개선 방법 |
| KR100374958B1 (ko) * | 2000-02-15 | 2003-03-06 | 미쓰비시덴키 가부시키가이샤 | 레지스트 패턴의 형성 방법, 반도체 장치의 제조 방법 및유기계 반사 방지막의 제거 장치 |
| KR100406738B1 (ko) * | 2001-05-17 | 2003-11-20 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
| KR100487116B1 (ko) * | 1999-07-21 | 2005-05-03 | 간사이 페인트 가부시키가이샤 | 평판상 피도장물의 도장방법 및 그 도장장치 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576757B1 (ko) | 1997-12-16 | 2006-05-03 | 가부시키가이샤 에바라 세이사꾸쇼 | 도금장치 |
| JP2000208767A (ja) * | 1998-11-13 | 2000-07-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3253604B2 (ja) * | 1998-11-13 | 2002-02-04 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6660646B1 (en) * | 2000-09-21 | 2003-12-09 | Northrop Grumman Corporation | Method for plasma hardening photoresist in etching of semiconductor and superconductor films |
| KR20020027773A (ko) * | 2000-10-05 | 2002-04-15 | 윤종용 | 반도체 소자의 콘택 형성방법 |
| KR100375218B1 (ko) * | 2000-12-07 | 2003-03-07 | 삼성전자주식회사 | 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자 |
| WO2002050885A1 (fr) * | 2000-12-21 | 2002-06-27 | Tokyo Electron Limited | Procede de gravage pour film isolant |
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| KR100443509B1 (ko) * | 2001-12-21 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| KR100450567B1 (ko) * | 2001-12-26 | 2004-09-30 | 동부전자 주식회사 | 배선 제조 방법 |
| CN100541720C (zh) * | 2002-06-27 | 2009-09-16 | 东京毅力科创株式会社 | 等离子体处理方法 |
| JP4775834B2 (ja) * | 2002-08-05 | 2011-09-21 | 東京エレクトロン株式会社 | エッチング方法 |
| JP2004297032A (ja) * | 2003-02-03 | 2004-10-21 | Toshiba Corp | 露光方法及びこれを用いた半導体装置製造方法 |
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| US20100019239A1 (en) * | 2008-07-23 | 2010-01-28 | Electronics And Telecommunications Research Institute | Method of fabricating zto thin film, thin film transistor employing the same, and method of fabricating thin film transistor |
| WO2011066668A1 (en) * | 2009-12-02 | 2011-06-09 | C Sun Mfg. Ltd. | Method of etching features into substrate |
| CN102194678B (zh) * | 2010-03-11 | 2013-07-24 | 中芯国际集成电路制造(上海)有限公司 | 刻蚀栅极的方法 |
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-
1997
- 1997-12-24 JP JP9354617A patent/JP3003657B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-17 TW TW087121102A patent/TW434647B/zh active
- 1998-12-18 GB GB9828081A patent/GB2332777B/en not_active Expired - Fee Related
- 1998-12-22 US US09/218,017 patent/US6136676A/en not_active Expired - Lifetime
- 1998-12-23 CN CN98125646A patent/CN1109357C/zh not_active Expired - Fee Related
- 1998-12-23 KR KR1019980057605A patent/KR100277150B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR19990063377A (ko) | 1999-07-26 |
| GB9828081D0 (en) | 1999-02-17 |
| CN1221214A (zh) | 1999-06-30 |
| GB2332777A (en) | 1999-06-30 |
| TW434647B (en) | 2001-05-16 |
| GB2332777B (en) | 2002-07-31 |
| JP3003657B2 (ja) | 2000-01-31 |
| CN1109357C (zh) | 2003-05-21 |
| US6136676A (en) | 2000-10-24 |
| KR100277150B1 (ko) | 2001-02-01 |
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