KR100406738B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100406738B1
KR100406738B1 KR10-2001-0026989A KR20010026989A KR100406738B1 KR 100406738 B1 KR100406738 B1 KR 100406738B1 KR 20010026989 A KR20010026989 A KR 20010026989A KR 100406738 B1 KR100406738 B1 KR 100406738B1
Authority
KR
South Korea
Prior art keywords
gas
metal
pattern
etching
metal layer
Prior art date
Application number
KR10-2001-0026989A
Other languages
English (en)
Other versions
KR20020088103A (ko
Inventor
오상훈
Original Assignee
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아남반도체 주식회사 filed Critical 아남반도체 주식회사
Priority to KR10-2001-0026989A priority Critical patent/KR100406738B1/ko
Publication of KR20020088103A publication Critical patent/KR20020088103A/ko
Application granted granted Critical
Publication of KR100406738B1 publication Critical patent/KR100406738B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only

Abstract

반도체 기판 위에 산화막을 증착하고 그 위에 금속층을 증착한다. 다음, 감광막을 도포하고 사진 공정을 실시하여 감광막 패턴을 형성한 후, 감광막 패턴을 마스크로 하여 금속층을 식각하여 금속 패턴을 형성한다. 이때, 식각 공정에서 먼저, Cl2기체 및 BCl3기체와 첨부 기체인 Ar 기체의 혼합 비율을 1 : 0.5 내지 1 : 1의 비율로 하여 메인 식각한 후, Cl2기체 및 BCl3기체와 Ar 기체의 혼합 비율을 1 : 1 내지 1 : 3의 비율로 하여 과도 식각한다. 이와 같이 Cl2계열의 기체와 Ar 기체를 혼합하여 식각을 실시하여 금속 패턴을 형성하면 Ar은 직진성이 우수하고 금속 패턴의 측면을 감싸게 되어 Cl 이온이 측면에 부딪치는 것을 방지하며 소자의 신뢰도를 향상시킬 수 있다.

Description

반도체 소자의 제조 방법{manufacturing method of semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 배선의 보이드(void)를 감소시키는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 규소 기판 상부에 다결정 규소 등으로 이루어진 게이트 전극이 형성되어 있으며, 게이트 전극을 중심으로 기판의 양쪽에는 불순물이 도핑되어 있는 소스 및 드레인 영역이 형성되어 있다. 이와 같은 게이트 전극과 소스 및 드레인 영역은 기판의 상부에 형성되어 있는 층간 절연막의 콘택홀(contact hole)을 통하여 외부의 배선과 연결되어 있다.
한편, 반도체 소자가 고집적화될수록 절연막과 금속 배선을 다층으로 형성하고 각 배선을 절연막에 형성된 비아 홀(via hole)을 통해 연결하고 있다.
여기서, 금속 배선은 금속을 증착하고 그 위에 감광막 패턴을 형성하고 감광막 패턴을 마스크로 하여 금속을 식각하여 형성하는데, 식각할 때 Cl2와 같은 Cl 계열의 기체를 주로 사용한다.
이때, 소자가 고집적화될수록 금속 배선 사이의 간격이 좁아지는데, 금속을 식각할 때 배선 간의 간격이 좁은 영역과 넓은 영역을 함께 식각하더라도 배선 사이의 간격이 좁은 영역의 금속이 덜 식각되어 두 영역 간에 식각 정도가 달라지게 된다. 배선 간의 간격이 좁은 영역의 금속을 완전히 식각하기 위해 Cl2기체를 더 많이 사용하기도 하는데, 이는 금속 배선에 손상을 주어 보이드가 발생하는 문제점이 있다(도 2a 참조). 한편, 이를 방지하기 위해 Cl2기체 외에 질소(N2) 기체와 같은 폴리머 기체를 사용하여 감광막 패턴의 탄소 성분과 질소를 결합시켜 시안화물을 형성하여 배선을 보호하기도 하지만, 이러한 물질은 식각 챔버를 오염시켜 챔버 내부를 자주 세정해야 하므로 장비 관리가 어려운 문제점이 있다. 또한, 금속 배선의 보이드는 심한 경우 단선이 발생하여 전류 누설을 유발할 수 있기 때문에 소자의 신뢰성에 심각한 문제점을 일으킨다.
본 발명이 이루고자 하는 기술적 과제는 금속 배선의 보이드를 감소시키는것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 소자의 신뢰성을 향상시키는 것이다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 순서에 따라 차례로 도시한 단면도이고,
도 2a는 종래 기술에 따른 반도체 소자에서 배선을 확대하여 나타낸 사진이고,
도 2b는 본 발명의 실시예에 따른 반도체 소자에서 배선을 확대하여 나타낸 사진이다.
이러한 과제를 달성하기 위하여 본 발명에서는 금속 배선층을 형성할 때 사용하는 식각 기체로 Ar 기체를 혼합하여 사용한다.
본 발명에 따르면, 반도체 기판 위에 산화막을 증착하고, 산화막 위에 금속층을 증착한다. 다음, 금속층 위에 감광막을 도포하고 사진 현상하여 감광막 패턴을 형성하고, Cl 계열의 기체와 Ar 기체의 혼합 기체를 사용하여 감광막 패턴으로 가리지 않은 금속층을 식각하여 금속 패턴을 형성한다.
여기서, Cl 계열의 기체는 Cl2기체 또는 Cl2와 BCl3의 혼합 기체를 포함하며, 금속 패턴을 형성하는 단계에서 금속층의 식각은 Cl 계열의 기체와 Ar 기체의 혼합 비율을 1 : 0.5 내지 1 : 1로 하여 금속층을 식각하는 메인 식각 단계와 Cl 계열의 기체와 Ar 기체의 혼합 비율을 1 : 1 내지 1 : 3으로 하여 금속층을 식각하는 과도 식각 단계를 포함한다.
이러한 본 발명에서는 Cl 계열의 기체와 Ar 기체를 혼합하여 식각을 실시하여 금속 패턴을 형성할 때 Cl 이온에 의한 금속 패턴의 측면 손상에 의한 보이드를 감소시킬 수 있으며 소자의 신뢰도를 향상시킬 수 있다.
그러면, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
먼저, 도 1a 내지 도 1c를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 그 순서에 따라 차례로 도시한 단면도이다.
먼저, 도 1a에서와 같이, 기판(10) 위에 산화막(11)을 증착하고 산화막(11) 위에 알루미늄 또는 알루미늄 합금 등과 같은 금속층(12)을 스퍼터링 따위의 방법으로 증착한 후, 금속층(12) 위에 감광막을 도포하고 사진 현상하여 감광막 패턴(13)을 형성한다.
다음, 도 1b에서와 같이, 감광막 패턴(13)으로 가리지 않은 금속층(12)을 메인 식각 공정을 실시하여 금속 패턴(120)을 형성한다. 이때, 금속 패턴(120)의 위치 및 금속 패턴(120)의 간격 등에 따라 금속층(12)의 식각이 불균일하며, 이를 위해 과도 식각 공정을 실시하여 감광막 패턴(13)으로 가리지 않은 금속층(12)을 완전히 제거하고 금속층(12)이 제거되어 노출되어 있는 산화막(11)의 일부 두께를 식각한다.
메인 식각 공정에서 Cl2기체 또는 Cl2와 BCl3의 혼합 기체 등의 Cl 계열 기체를 메인 기체(main gas)로 사용하여 식각하되 첨부 기체로 Ar 기체를 사용한다. 이때, 메인 기체와 첨부 기체의 혼합 비율을 1 : 0.5 내지 1 : 1의 비율로 한다.
다음, 과도 식각 공정에서의 식각 조건은 메인 식각 공정에서와 같이 Cl2기체 또는 Cl2와 BCl3의 혼합 기체 등의 Cl 계열 기체를 메인 기체로, Ar 기체를 첨부 기체로 사용하고, 감광막 패턴(13)으로 가리지 않은 금속층(12)을 완전히 제거하며 그 하부의 산화막(11)도 어느 정도 제거한다. 이때, 메인 기체와 첨부 기체의 혼합 비율을 1 : 1 내지 1 : 3의 비율로 한다.
다음, 도 1c에서와 같이, 남아 있는 감광막 패턴(13)을 제거하면 금속 패턴(120)이 완성된다.
이와 같이 형성된 금속 패턴(120)을 현미경으로 확대 관찰하여 도 2b에서와 같이 나타내었다.
먼저, 도 2a에서와 같이, 종래 기술에 따라 형성된 금속 패턴의 경우에는 Cl 이온에 의해 손상되어 곳곳에 보이드가 발생하였다.
한편, 본 발명에서와 같이, Cl2기체 또는 Cl2와 BCl3의 혼합 기체 등의 Cl 계열 기체와 함께 Ar 기체를 혼합하여 식각하면, 도 2b에서와 같이 종래 기술에서 볼 수 있었던 금속 패턴의 보이드 현상이 발생하지 않은 금속 패턴을 얻을 수 있다.
이는 첨부 기체로 Ar을 사용하여 식각하면 Ar은 직진성이 우수하여 금속 패턴(120)의 측면을 감싸게 되어 식각할 때 Cl 이온이 금속 패턴(120)의 측면에 부딪치는 것을 방지하기 때문이다. 따라서, Cl 이온에 의한 금속 패턴(120)의 측면 손상에 의한 보이드를 감소시킬 수 있으며 소자의 신뢰도를 향상시킬 수 있다. 또한, N2기체와 같은 폴리머 기체를 사용하였을 때 발생하는 화합물에 의해 오염 물질이 발생하는 것을 방지할 수 있다.
이와 같이 본 발명에서는 Cl 계열의 기체를 사용한 식각 공정을 통하여 금속 패턴을 형성할 때 Ar 기체를 함께 사용하여 Cl 이온에 의한 금속 패턴의 측면 손상에 의한 보이드를 감소시킬 수 있으며 소자의 신뢰도를 향상시킬 수 있다.

Claims (3)

  1. (정정)반도체 기판 위에 산화막을 증착하는 단계,
    상기 산화막 위에 금속층을 증착하는 단계,
    상기 금속층 위에 감광막을 도포하고 사진 현상하여 감광막 패턴을 형성하는 단계,
    Cl 계열의 기체와 상기 Ar 기체의 혼합 비율을 1 : 0.5 내지 1 : 1로 하여 상기 감광막 패턴으로 가리지 않은 상기 금속층을 식각한 후, 상기 Cl 계열의 기체와 상기 Ar 기체의 혼합 비율을 1 : 1 내지 1 : 3으로 하여 상기 금속층을 식각하여 금속 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 Cl 계열의 기체는 Cl2기체 또는 Cl2와 BCl3의 혼합 기체를 포함하는 반도체 소자의 제조 방법.
  3. (삭제)
KR10-2001-0026989A 2001-05-17 2001-05-17 반도체 소자의 제조 방법 KR100406738B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0026989A KR100406738B1 (ko) 2001-05-17 2001-05-17 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0026989A KR100406738B1 (ko) 2001-05-17 2001-05-17 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20020088103A KR20020088103A (ko) 2002-11-27
KR100406738B1 true KR100406738B1 (ko) 2003-11-20

Family

ID=27705273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0026989A KR100406738B1 (ko) 2001-05-17 2001-05-17 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100406738B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130702A (ja) * 1993-11-08 1995-05-19 Fujitsu Ltd 白金又はパラジウムよりなる金属膜のパターニング方法
KR19980038847A (ko) * 1996-11-26 1998-08-17 김영환 반도체 장치의 금속배선 형성방법
KR19980055899A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 구리배선 형성방법
JPH11186235A (ja) * 1997-12-24 1999-07-09 Nec Corp 半導体装置の製造方法
KR20010002681A (ko) * 1999-06-16 2001-01-15 윤종용 낮은 포토레지스트 선택비를 이용한 반도체 소자의 금속 패턴 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130702A (ja) * 1993-11-08 1995-05-19 Fujitsu Ltd 白金又はパラジウムよりなる金属膜のパターニング方法
KR19980038847A (ko) * 1996-11-26 1998-08-17 김영환 반도체 장치의 금속배선 형성방법
KR19980055899A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 구리배선 형성방법
JPH11186235A (ja) * 1997-12-24 1999-07-09 Nec Corp 半導体装置の製造方法
KR20010002681A (ko) * 1999-06-16 2001-01-15 윤종용 낮은 포토레지스트 선택비를 이용한 반도체 소자의 금속 패턴 형성방법

Also Published As

Publication number Publication date
KR20020088103A (ko) 2002-11-27

Similar Documents

Publication Publication Date Title
KR100406738B1 (ko) 반도체 소자의 제조 방법
KR20030000592A (ko) Sti/dti 구조를 갖는 반도체 소자의 제조방법
KR20000073501A (ko) 반도체 소자의 접촉구 형성 방법
KR100282416B1 (ko) 반도체소자의제조방법
KR100315039B1 (ko) 반도체 소자의 금속배선 형성방법
KR100259072B1 (ko) 금속게이트 형성방법
KR100430688B1 (ko) 반도체소자의콘택홀형성방법
KR100300860B1 (ko) 반도체 소자의 알루미늄 금속배선 형성 방법
JP3445141B2 (ja) アルミニウム合金配線の形成方法
KR20030059418A (ko) 반도체 소자의 제조방법
KR100596835B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100293458B1 (ko) 반도체 소자의 금속 배선 및 그의 제조 방법
KR100314738B1 (ko) 반도체소자의게이트전극형성방법
KR0126877B1 (ko) 실리사이드막 형성방법
KR100237752B1 (ko) Eprom 소자의 언더컷 식각 방지방법
KR100292052B1 (ko) 반도체장치의제조방법
KR100552806B1 (ko) 박막 커패시터 제조 방법
KR100237759B1 (ko) 플라즈마 식각시의 아크 발생을 방지하는 반도체 소자 제조 방법
KR100259071B1 (ko) 반도체소자의 식각방법
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법
JPH0774148A (ja) ドライエッチング方法
KR20050032308A (ko) 반도체 소자의 금속배선 형성방법
KR20010039149A (ko) 반도체 소자의 전도층 패턴 형성방법
KR20060011021A (ko) 반도체 소자의 제조 방법
KR20000027159A (ko) 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080930

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee