KR100237752B1 - Eprom 소자의 언더컷 식각 방지방법 - Google Patents
Eprom 소자의 언더컷 식각 방지방법 Download PDFInfo
- Publication number
- KR100237752B1 KR100237752B1 KR1019920009876A KR920009876A KR100237752B1 KR 100237752 B1 KR100237752 B1 KR 100237752B1 KR 1019920009876 A KR1019920009876 A KR 1019920009876A KR 920009876 A KR920009876 A KR 920009876A KR 100237752 B1 KR100237752 B1 KR 100237752B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- etching
- oxide film
- polysilicon film
- field oxide
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 언더 컷(under cut) 식각 방지방법에 관한 것으로, 식각율의 차이로 인해 발생하는 언더 컷 형태의 식각잔류물이 반도체기판을 손상시키지 않도록 필드산화막을 형성하여 이 필드산화막 지역 위에서 주변 마스크회로 작업을 실시하는, 즉 폴리실리콘막 배열 마스크와 폴리실리콘막 주변 마스크 회로 작업을 중첩시키는 포토마스크를 제작하여 특히 EPROM(eraser programmble ROM) 제작시 식각잔류물에 의한 불순 입자의 발생을 방지하는 언더 컷 식각 방지방법에 관한 것이다.
Description
제1도는 종래의 포토마스크 작업 상태도.
제2도는 본 발명에 따른 포토마스크 작업 상태도.
제3도는 EPROM의 구성도.
제4도는 본 발명에 따른 EPROM의 포토마스크 작용상태도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2,10 : 게이트 산화막
3,11 : 폴리실리콘막 4 : 감광막
5 : 질화막 6 : 필드산화막
7 : 소오스 8 : 드레인
9 : 플로팅 게이트 12 : 산화막
본 발명은 언더 컷(under cut) 식각 방지방법에 관한 것으로, 특히 EPROM(eraser programmable ROM) 제작시 주변 식각 잔류물에 의한 불순 입자(particle)의 발생을 방지하는 EPROM 소자의 언더컷 식각 방지방법에 관한 것이다.
일반적으로, EPROM 공정은 셀 배열 마스크와 주변회로 마스크 작업 및 식각 공정을 각각 나누어 실시하게 되는데, 이때 셀 배열(array)과 주변회로 마스크와의 중첩 부분에서의 마스크 배열로 인하여, 다층형태의 동일도전층의 식각시 식각물질의 식각률 차이로 인하여 변형된 형태(profile)는 후속공정의 단차에 영향을 주게된다.
종래의 기술을 첨부된 도면 제1도를 참조하여 자세히 설명하면, 제1(a)도는 종래의 포토마스크 작업 상태도로서, 도면에서 1은 반도체 기판, 2는 제1게이트 산화막, 3은 제1폴리실리콘막, 4는 감광막, 5는 질화막을 각각 나타낸다.
우선 제1도와 같이 반도체 기판(1)상에 제1게이트 산화막(2), 제1폴리실리콘막(3)이 증착되어 있는 반도체에 상기 제1폴리실리콘막(3)을 선택 식각하기 위하여 감광막(4)을 증착하여 상기 제1폴리실리콘막(3)의 배열 마스크 작업을 한다.
이어서 제1(b)도에 도시된 바와 같이 상기 제1폴리실리콘막(3)을 선택식각하고 산화막 또는 질화막(5)을 증착하고 감광막(4)으로 상기 제1폴리실리콘막(3)의 주변 마스크 작업을 실시한다.
그리고 제1(c)도와 같이 상기 질화막(5)을 식각하게 되는데 이때, 상기 제1폴리실리콘막(3)과 질화막(5)의 식각률이 20:1정도여서 상기 질화막(5)밑의 제1폴리실리콘막(3)이 언더 컷으로 식각되어 0.2 내지 0.3㎛의 돌출부가 발생하게 된다.
상기 종래의 기술에 있어서 상기 돌출부는 다음 공정의 제2게이트 산화막 및 제2폴리실리콘막 증착시에 입자화되어 반도체 기판을 손상시키는 문제점을 유발하게 된다.
상기 문제점을 해결하기 위해 인출된 본 발명은 돌출부 형성을 억제하여 반도체 기판을 손상시키지 않도록 필드산화막을 형성하여 이 필드산화막 상에서 주변 마스크작업을 실시하는, 즉 폴리실리콘막 셀 배열 마스크와 폴리실리콘막 주변회로 마스크작업을 중첩시키는 EPROM 소자의 언더 컷 식각 방지방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 언더 컷(under cut) 식각 방지방법에 있어서, 반도체 기판에 필드산화막을 형성하는 제1공정, 상기 제1공정 후에 제1게이트 산화막, 제1폴리실리콘막을 차례로 증착한 후에 상기 제1폴리실리콘막의 셀 배열 마스크로 상기 필드산화막 상의 제1폴리실리콘막을 식각하는 제2공정, 상기 제2공정 후에 상기 폴리실리콘막의 배열 마스크로 상기 필드산화막 위의 상기 폴리실리콘막과 게이트 산화막을 식각하는 제3공정, 및 상기 제3공정 후에 상기 질화막을 증착하고 상기 제1폴리실리콘막의 주변회로 마스크로 상기 필드산화막 상부의 상기 질화막을 식각하는 제4공정을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도를 참조하여 본 발명에 따른 실시예를 상세히 설명하면, 도면에서 6은 필드산화막을 나타낸다.
먼저, 반도체 기판(1)에 필드산화막(6)을 형성하고 제1게이트 산화막(2), 제1폴리실리콘막(3)을 차례로 증착한 후에 셀 배열 마스크로 상기 필드산화막(6) 위에 있는 상기 제1폴리실리콘막(3)을 감광막(4)으로 패턴한다(제2(a)도).
그리고 상기 패턴한 상기 제1폴리실리콘막(3)을 식각하고 질화막(5)을 증착한 후에 상기 필드산화막(6)상의 상기 질화막(5)과 제1게이트 산화막(2)을 패턴한다(제2(b)도).
끝으로 상기 패턴한 필드산화막(6)상의 질화막(5)을 식각한다(제2(c)도).
제3도는 일반적인 EPROM의 구성요소인 메모리 셀과 CMOS를 각각 도시해 주고 있으며, 제4도는 상기 제3도의 EPROM 제작시의 폴리실리콘막의 주변 마스크 작업상태도를 도시해 주고 있는 것으로, 도면에서 7은 소오스, 8은 드레인, 9는 플로팅게이트, 10은 제2게이트 산화막, 11은 제2폴리실리콘막, 12는 산화막을 각각 나타낸다.
그리고 상기 제3도는 본 발명을 적용할 수 있는 구조 즉, 메모리 셀(제3(a)도 참조)과 CMOS(제3(b)도 참조)로 이루어지는 EPROM의 구조로서 상술한 종래의 문제점이 발생할 수 있는 폴리실리콘막과 질화막의 순차적인 증착 형태를 보여주고 있다.
또한 상기 제4도는 상기 EPROM 제작시 반도체 기판에 LOCOS(local oxidation of silicon) 공정을 이용하여 상기 필드산화막을 형성하여 폴리실리콘막의 주변 마스크 작업을 상기 형성된 필드산화막 상에서 작업하는 본 발명의 적용예를 보여주고 있다.
따라서 본 발명에 따른 실시예에 있어서 산화막 및 질화막과 전도층인 폴리실리콘막의 식각률의 차이에서 발생하게 되는 식각 잔류물이 존재하지 않게 되어 후속 공정에서의 불순물 입자에 의한 반도체 기판의 손상을 방지할 수 있어 수율 증가 및 소자의 신뢰도를 증가시키는 효과가 있다.
Claims (1)
- 언더 컷(under cut) 식각 억제방법에 있어서, 반도체 기판(1)에 필드산화막(6)을 형성하는 제1공정, 상기 제1공정 후에 제1게이트 산화막(2), 제1폴리실리콘막(3)을 차례로 증착한 후에 상기 제1폴리실리콘막(3)의 셀 배열 마스크로 상기 필드산화막(6)상의 제1폴리실리콘막(3)을 식각하는 제2공정, 상기 제2공정 후에 상기 제1폴리실리콘막(3)의 배열 마스크로 상기 필드산화막(6) 위의 상기 제1폴리실리콘막(3)과 제1게이트 산화막(2)를 식각하는 제3공정, 및 상기 제3공정 후에 상기 질화막(5)을 증착하고 상기 제1폴리실리콘막(3)의 주변회로 마스크로 상기 필드산화막(6) 상부의 상기 질화막(5)을 식각하는 제4공정을 구비하는 것을 특징으로 EPROM 소자의 언더 컷 방지방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009876A KR100237752B1 (ko) | 1992-06-08 | 1992-06-08 | Eprom 소자의 언더컷 식각 방지방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920009876A KR100237752B1 (ko) | 1992-06-08 | 1992-06-08 | Eprom 소자의 언더컷 식각 방지방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940001422A KR940001422A (ko) | 1994-01-11 |
| KR100237752B1 true KR100237752B1 (ko) | 2000-01-15 |
Family
ID=19334323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920009876A KR100237752B1 (ko) | 1992-06-08 | 1992-06-08 | Eprom 소자의 언더컷 식각 방지방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100237752B1 (ko) |
-
1992
- 1992-06-08 KR KR1019920009876A patent/KR100237752B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001422A (ko) | 1994-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4690728A (en) | Pattern delineation of vertical load resistor | |
| KR100961404B1 (ko) | 집적 회로 장치 및 그 형성 방법 | |
| KR100190365B1 (ko) | 반도체 소자 제조를 위한 포토마스크 및 그 형성 방법 | |
| KR100237752B1 (ko) | Eprom 소자의 언더컷 식각 방지방법 | |
| KR20020080499A (ko) | 디스컴 유도된 결함들을 감소시킴으로써 고품질의 다양한두께를 갖는 산화물층들을 형성하는 방법 | |
| KR100480894B1 (ko) | 복합 반도체 장치의 제조방법 | |
| KR100207548B1 (ko) | 반도체장치의 제조공정에서 게이트 전극 형성방법 | |
| JPH09148449A (ja) | 半導体装置の製造方法 | |
| KR100379531B1 (ko) | 반도체 소자의 제조방법 | |
| JP2817226B2 (ja) | 半導体装置の製造方法 | |
| KR100406738B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100281275B1 (ko) | 반도체 소자의 다결정 실리콘 배선 제조방법 | |
| KR20020048616A (ko) | 플래시 메모리 장치의 게이트 패턴 형성 방법 | |
| KR100265340B1 (ko) | 반도체소자 제조방법 | |
| KR100489536B1 (ko) | 반도체 플래시 메모리 셀 제조 방법 | |
| KR100187654B1 (ko) | 반도체 소자의 제조방법 | |
| KR100342874B1 (ko) | 이종 감광막을 이용한 콘택 형성방법 | |
| KR0151618B1 (ko) | 폴리실리콘 패턴 형성방법 | |
| KR100292052B1 (ko) | 반도체장치의제조방법 | |
| US6833315B1 (en) | Removing silicon oxynitride of polysilicon gates in fabricating integrated circuits | |
| KR0138963B1 (ko) | 금속배선 형성방법 | |
| KR100451669B1 (ko) | 반도체 플래시 메모리 셀 제조 방법 | |
| KR100468705B1 (ko) | 집적 회로 장치의 상이한 두께를 가지는 게이트 산화막 구조 형성 방법 | |
| KR0171736B1 (ko) | 전계효과트랜지스터 제조 방법 | |
| JP2913987B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060920 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |