KR100207548B1

KR100207548B1 - 반도체장치의 제조공정에서 게이트 전극 형성방법

Info

Publication number: KR100207548B1
Application number: KR1019970004133A
Authority: KR
Inventors: 신화숙; 이은하
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-02-12
Filing date: 1997-02-12
Publication date: 1999-07-15
Also published as: KR19980067824A

Abstract

본 발명은 반도체장치의 제조공정에서 게이트 전극 형성방법에 관해 개시한다.

본 발명은 폴리사이드 게이트 전극을 형성하는 데 필요한 하드 마스크를 형성하는 데 있어서, 종래 기술에 의한 반도체장치의 제조방법보다 훨씬 저온인 300℃∼500℃정도의 온도범위(바람직하게는 400℃)에서 형성한다. 이와 같이 낮은 온도에서 하드마스크층을 형성함으로써 실리사이드층에서 실리콘이 석출되는 것을 방지하여 실리사이드층의 균일성을 유지할 수 있다.

따라서 상기 실리사이드층의 노출된 표면에 검 버섯과 같은 얼룩이 형성되는 것을 방지할 수 있다. 이에 따라 상기 폴리사이드 게이트 전극을 형성한 후에도 게이트 전극 주위의 반도체기판에 피팅(pitting)과 같은 데미지(damage)가 나타나지 않는다. 또한, 후속공정에서 피팅으로 인한 공정상의 장애가 나타나지 않으므로 공정의 마진을 넓게 가져갈 수 있어서 반도체장치의 제조공정이 훨씬 쉬워지고 간단화할 수 있을 뿐만 아니라 오염물질의 발생도 방지할 수 있다.

Description

반도체장치의 제조공정에서 게이트 전극 형성방법

본 발명은 반도체장치의 제조공정에서 게이트전극 형성방법에 관한 것으로서 특히, 폴리사이드 게이트 전극을 형성하는 방법에 관한 것이다.

반도체장치 특히, 메모리 디바이스에 사용되는 트랜지스터에서 게이트전극은 소오스와 드레인간의 전류의 흐름을 단속하는 관문역할을 한다.

전자산업이 발전함에 따라 반도체장치의 고집적화가 최근 몇년사이에 급속히 이루어지고 있다. 이에 따라 웨이퍼의 단위면적 상에 형성되는 반도체소자들의 밀도가 높아져서 각 소자들간의 피치는 매우 작아지고 있고 단위 반도체소자를 형성할 수 있는 영역도 매우 작아지고 있다. 따라서 메모리 디바이스의 기본소자가 되는 트랜지스터나 커패시터를 형성하는 데 있어서, 각 부분의 높이나 폭이 전에 비해 훨씬 높게 형성하거나 좁게 형성해야한다.

이러한 상황은 메모리 디바이스를 고 집적화하기 위해서는 필연적인 결과이지만 이 과정에서 예기치 못한 문제점들이 나타나게 되는 데 예컨대, 게이트 전극의 폭이 좁아짐에 따라 기판과 게이트 전극이 접촉될 수 있는 면적이 전에 비해 급격히 작아져서 게이트 전극의 저항이 높아지게 된다. 게이트 전극의 저항이 높아짐에 따라 디바이스의 동작을 지연시키는 결과를 초래한다.

도핑된 폴리실리콘층과 같은 단일층으로 게이트 전극을 구성해서는 상기한 바와 같은 문제점을 해소하기는 불가능하다. 따라서 고집적화를 달성할 수 있으면서도 저 저항을 유지할 수 있는 게이트 전극이 필요하게 되고 이러한 필요성을 충족시킬 수 있는 여러 방안이 제시되었는 데 그 대표적인 방안이 게이트 전극에 실리사이드층 또는 폴리사이드층을 포함시키는 것이다. 실리사이드층 또는 폴리사이드층을 포함하고 있는 게이트 전극은 실리사이드층이나 폴리사이드층을 형성하는 방법에 따라 여러가지 형태로 나타날 수 있다.

다음에는 종래 기술에 의한 반도체장치의 제조공정에서 폴리사이드층을 포함하는 게이트 전극 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 1 내지 도 3은 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법을 단계별로 나타낸 도면들이다.

도 4 및 도 5는 각각 도 1 내지 도 3의 도시된 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서 게이트 전극을 형성하는 과정에서 발생되는 결함의 평면도 SEM사진과 사면도 SEM 사진이다.

도 6은 도 1 내지 도 3의 도시된 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서 게이트 전극을 형성하는 과정에서 나타나는 pitting 결함을 포함하는 결과물의 사면 SEM사진이다.

먼저, 도 1을 참조하면, 도 1은 게이트 적층물을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 반도체기판(10)의 전면을 필드영역과 활성영역으로 구분하여 정의한다. 이어서 반도체기판(10)의 전면에 게이트 산화막(12)을 형성한다. 게이트 산화막(12) 전면에는 게이트 폴리층(14)을 소정의 두께로 형성한다. 다음에는 게이트 폴리층(14)의 전면에 티타늄 실리사이드(Ti_xSi)층(16)을 형성하고 그 전면에는 하드마스크(18)를 형성한다. 하드마스크(18)는 그 아래에 형성되어 있는 티타늄 실리사이드층(16)과 게이트 폴리층(14)을 패터닝하는 데 있어서 실질적인 식각방지 마스크로서 사용된다. 이러한 하드 마스크(18)는 통상 식각방지막으로 널리사용되고 있는 포토레지스트막으로 형성되지 않고 800℃정도의 고온영역에서 형성되는 질화막(SiN)/고온 열산화막(High Temperatiure Oxide)으로 형성된다. 계속해서 하드 마스크(18)의 전면에 반사방지막(20)을 형성한다. 그리고 반상방지막(20) 상에는 감광막(미도시)을 도포한다. 감광막은 반사방지막(20)과 하드마스크(18)의 패터닝에서 식각마스크로 사용되는 것으로 패터닝하여 반도체기판(10)의 게이트전극이 형성될 영역에 대응하는 반사방지막(20)의 소정의 영역을 커버링하는 형태의 감광막 패턴(22)을 형성한다.

도 2는 하드마스크 패턴(18a)을 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 감광막 패턴(22)이 형성되어 있는 반사방지막(20)의 전면을 이방성식각한다. 이방성식각은 티타늄 실리사이드층(16)의 계면이 노출될 때 까지 실시한다. 이러한 이방성식각에 의해 반사방지막(20)의 노출된 전면이 식각되고 하드마스크(18)의 그에 대응하는 부분도 식각된다. 이후 감광막 패턴(22)을 제거하면, 티타늄 실리사이드층(16)과 게이트 폴리층(14)의 식각마스크로 사용되는 반사방지막 패턴(20a)과 하드 마스크 패턴(18a)이 형성된다.

도 3은 폴리사이드 게이트 전극(17)을 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 반사방지막 패턴(20)과 하드 마스크 패턴(18a)을 식각마스크로 사용하여 티타늄 실리사이드층(16)과 게이트 폴리층(14)을 순차적으로 패터닝하면, 티타늄 실리사이드층 패턴(16a)과 게이트 폴리층 패턴(14a)으로 이루어지는 다수의 폴리사이드 게이트 전극(17)이 소정 간격 이격되어 형성된다.

상술한 바와 같이 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서는 게이트 전극으로서 티타늄 실리사이드층 패턴과 게이트 폴리층 패턴으로 이루어지는 폴리사이드 게이트 전극을 형성한다. 따라서 반도체기판과 게이트 전극이 접촉되는 면적이 작음에도 불구하고 저 저항성을 갖는 게이트 전극을 형성할 수 있고 이러한 결과에 의해 반도체장치의 동작특성이 지연되는 것을 방지할 수 있는 잇점이 잇다. 하지만, 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서는 구체적으로 언급하지 않았지만, 티타늄 실리사이드층 상에 하드 마스크를 형성하는 공정에서 비롯되는 후속공정을 복잡하게하는 심각한 문제점이 나타난다. 즉, 질화막으로 형성되는 하드마스크는 800℃의 비교적 높은 온도에서 형성되는 데, 이때, 하부의 티타늄 실리사이드층에서는 부분적으로 실리콘(Si)이 석출되는 현상이 나타난다. 이러한 현상은 이어지는 하드 마스크 패턴 형성공정에서 완전한 하드마스크 패턴을 형성하기 위해 티타늄 실리사이드층의 계면이 노출된 후에 실시하는 과도 식각에서 실리콘(Si)이 석출된 부분과 석출되지 않은 부분사이에 식각정도가 차이가 나게된다. 즉, 실리콘 석출이 있었던 부분에서 과도식각이 더 빨리 진행된다. 이 결과 도 4에서 볼 수 있는 바와 같이 하드 마스크 패턴(26)을 형성한 후 티타늄 실리사이트층의 노출된 부분에는 군데 군데 얼룩(24:일명 검 버섯)이 형성된다. 이러한 얼룩에 의해 티타늄 실리사이드층의 노출된 표면을 도 5에서 볼 수 있는 바와 같이 울 불퉁해진다. 도 5에서 참조번호 26은 하드 마스크 패턴의 입체적인 형태를 나타낸다.

티타늄 실리사이드층 상에 형성된 얼룩(도 4의 24)은 후속 폴리사이드 게이트 전극(도 3의 17)을 형성하는 과정에서 반도체기판(10)에 그대로 전사되어 도 6에 도시된 도 1 내지 도 3의 도시된 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서 게이트 전극을 형성하는 과정에서 나타나는 피팅(pitting)결함을 포함하는 결과물의 사면 SEM사진에서 볼 수 있는 바와 같이 반도체기판의 폴리사이드 게이트 전극(28) 주위에는 다수의 피팅(30)이 형성된다. 이와 같은 피팅(30)은 후속 공정에서 반도체기판과 접촉되는 물질층의 부착력을 약화시킬 수 있으며 오염물질을 발생시킬 수 있다. 따라서 후속공정에서는 이와 같은 피팅은 피하여 공정을 진행하여야 하므로 결국 공정의 마진을 좁게하여 공정이 복잡하게 되는 문제가 발생된다.

따라서 본 발명의 이루고자 하는 기술적 과제는 상술한 종래 기술에 의한 반도체장치의 제조과정에서 발생되는 문제점을 해소하기 위한 것으로서 반도체기판에 피팅이 형성되는 것을 방지할 수 있는 반도체장치의 제조공정에서 게이트 전극 형성방법을 제공함에 있다.

도 7 내지 도 9는 본 발명의 실시예에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법을 단계별로 나타낸 도면들이다.

도 10은 도 7 내지 도 9에 도시한 반도체장치의 제조공정에서 게이트 전극 형성방법에 따라 게이트 전극을 형성한 후의 결과물의 평면 SEM사진이다.

도 11 및 도 12는 도 7 내지 도 9에 도시한 반도체장치의 제조공정에서 게이트 전극 형성방법에 따라 게이트 전극을 형성한 후의 결과물의 사면 SEM사진들이다.

도면의 주요부분에 대한 부호설명

40:반도체기판 42:게이트 산화막

44:도전층 46:실리사이드층

48, 50:제1 및 제2 하드마스크층

52:하드마스크층 54:반사방지막

상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법은 (a) 반도체기판의 전면에 게이트 산화막을 형성하는 단계; (b) 상기 게이트 산화막 전면에 도전층을 형성하는 단계; (c) 상기 도전층의 전면에 실리사이드층을 형성하는 단계; (d) 상기 실리사이드층의 소정의 영역 상에 저온공정으로 하드마스크 패턴을 형성하는 단계; 및 (e) 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 실리사이드층, 도전층 및 산화막을 순차적으로 패터닝하는 것을 특징으로 한다.

상기 도전층은 게이트 도전층으로서 도핑된 폴리실리콘층으로 형성한다.

본 발명의 실시예에 따르면, 상기 실리사이드층이 티타늄 실리사이드(TiSi_x) 층, 코발트 실리사이드(CoSi_x)층 및 니켈 실리사이드(NiSi_x)층으로 이루어진 일군중 선택된 어느 한 실리사이드층으로 형성되는 것을 특징으로 한다.

본 발명의 실시예에 의하면, 상기 (d) 단계는 (d1) 상기 실리사이드층의 전면에 저온 공정으로 제1 하드마스크층을 형성하는 단계; (d2) 상기 제1 하드마스크층의 전면에 반사방지막을 형성하는 단계; (d3) 상기 반사방지막의 소정의 영역상에 감광막 패턴을 형성하는 단계; 및 (d4) 상기 감광막 패턴을 식각마스크로 하여 상기 반사방지막, 제1 하드 마스크층을 순차적으로 패터닝하는 단계를 더 포함한다.

본 발명의 실시에에 따르면, 상기 제1 하드 마스크층을 저온에서 형성한 후 그 전면에는 저온 공정으로 제2 하드 마스크층을 더 형성한다.

본 발명의 실시예에 따르면, 상기 제1 및 제3 하드마스크층은 각각 저온 실리콘 질화막과 저온 실리콘 산화막으로 형성한다.

본 발명의 실시예에 따르면, 상기 제1 및 제2 하드마스크층은 300℃∼500℃사이의 온도에서 형성한다.

본 발명의 실시예에 따르면, 상기 (e)단계의 상기 실리사이드층, 도전층 및 산화막을 패터닝하는 데는 염소/산소가스(Cl₂/O₂)를 포함한다.

본 발명은 하드 마스크를 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 마스크 형성방법에 비해 훨씬 낮은 온도에서 형성하므로 하드마스크의 형성과 그 패턴을 형성한 후 실리사이드층에는 검 버섯과 같은 얼룩이 형성되지 않는다. 따라서 기판에 피팅이 형성되지 않으므로 후속공정의 마진을 넓게 가져갈 수 있으므로 공정부담이 감소되어 종래에 비해 공정을 쉽게 진행할 수 있다.

이하, 본 발명의 실시예에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법을 첨부된 도면을 참조하여 상세하게 설명한다.

도 7 내지 도 9는 본 발명의 실시예에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법을 단계별로 나타낸 도면들이고,

도 10은 도 7 내지 도 9에 도시한 반도체장치의 제조공정에서 게이트 전극 형성방법에 따라 게이트 전극을 형성한 후의 결과물의 평면 SEM사진이며,

먼저, 도 7를 참조하면, 도 7은 제1 및 제2 하드마스크(48, 50)를 포함하는 게이트 적층물을 형성하는 단계를 나타낸 도면인데, 구체적으로 설명하면, 반도체기판(40)의 전면을 필드영역과 활성영역으로 구분하여 정의한 다음 상기 필드영역에는 필드산화막(도시하지 않음)을 형성한다. 이어서 상기 필드산화막이 형성된 반도체기판(40)의 전면에 게이트 산화막(42)을 형성하고 상기 게이트 산화막(12) 전면에는 제1 도전층(44)을 형성한다. 상기 도전층(44)은 게이트 폴리층으로 사용되며 소정 두께의 도핑된 폴리실리콘층으로 형성한다. 계속해서 상기 도전층(44)의 전면에는 실리사이드층(46)을 형성한다. 상기 실리사이드층(46)은 티타늄 실리사이드(TiSi)층, 코발트 실리사이드(CoSi)층 또는 니켈 실리사이드(NiSi)층중 어느 한 실리사이드층으로 형성한다.

상기 실리사이드층(46)의 전면에는 실리사이드층(46)과 도전층(44)을 패터닝하는 데 있어서 식각마스크로 사용될 하드마스크층(52)을 형성하는 데, 상기 하드 마스크층(52)은 제1 및 제2 하드 마스크층(48, 50)을 적층하여 형성할 수 있다. 상기 제1 및 제2 하드 마스크층(48, 50)은 각각 저온 실리콘 질화막과 저온 실리콘 산화막으로 형성한다. 그런데, 상기 제1 및 제2 하드 마스크(48, 50)는 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서 처럼 800℃정도의 고온공정으로 형성하는 것이 아니라 이보다 훨씬 낮은 저온 공정으로 형성한다. 예컨데, 본 발명의 실시예에 의하면, 상기 제1 및 제2 하드 마스크층(48, 50)은 300℃∼500℃의 온도범위사이에서 어느 온도에서나 형성할 수 있으나 400℃정도의 온도에서 형성하는 것이 바람직하다.

상기 제1 및 제2 하드마스크층(48, 50)을 이와 같이 낮은 온도에서 형성하므로서 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서 나타나는 문제점의 발단인 하드마스크아래층의 실리사이드층으로부터의 실리콘(Si)이 석출되는 것을 억제할 수 있다.

다음에는 상기 제2 하드마스크층(50)의 전면에 반사방지막(54)을 형성한다. 상기 반사방지막(54)도 상기 제1 및 제2 마스크층(48, 50)과 함께 상기 실리사이드층(46)과 도전층(44)의 패터닝에 있어서 식각마스크층의 한 구성요소로 사용된다. 상기 반사방지막(54)의 전면에는 감광막(도시하지 않음)을 도포한다. 이어서 상기 감광막을 패터닝하여 상기 반도체기판(40)의 게이트전극이 형성될 영역에 대응하는 상기 반사방지막(54)의 소정의 영역을 커버링하는 형태의 감광막 패턴(56)을 형성한다. 상기 감광막 패턴(56)은 상기 반사방지막(54)과 하드마스크층(52)을 패터닝하는데 있어서, 식각마스크로 사용된다.

도 8은 하드마스크 패턴(52a)을 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 상기 감광막 패턴(56)을 식각마스크로 사용하여 상기 반사방지막(54)의 전면을 이방성식각한다. 상기 이방성식각은 상기 실리사이드층(46)의 계면이 노출될 때 까지 실시한다. 상기 이방성식각에 의해 상기 반사방지막(54)의 노출된 부분이 제거되고 상기 하드마스크(52)의 그에 대응하는 부분도 식각된다. 이후 상기 감광막 패턴(도 7의 56)을 제거하면, 상기 실리사이드층(50)과 도전층(48)의 패터닝과정에서 식각마스크로 사용되는 반사방지막 패턴(54a)과 제1 및 제2 하드 마스크 패턴(48a, 50a)으로 구성되는 하드 마스크 패턴(52a)이 형성된다.

도 9는 폴리사이드 게이트 전극(47)을 형성하는 단계를 나타낸 도면으로서, 구체적으로 설명하면, 상기 반사방지막 패턴(54a)과 하드 마스크 패턴(52a)을 식각마스크로 사용하여 상기 실리사이드층(46)의 전면을 이방성식각하는 데, 상기 이방성식각은 상기 실리사이드층(46)의 노출된 부분만 아니라 그에 대응하는 상기 도전층(44)의 부분도 완전히 제거될 때 까지 실시한다. 이 결과 실리사이드층 패턴(46a)과 도전층 패턴(44a)으로 이루어지는 폴리사이드 게이트 전극(47)이 형성된다. 상기 폴리사이드 게이트 전극(47)을 형성하기 위한 이방성식각공정에서 상기 실리사이드층(46)과 도전층(44)을 에칭하는데 사용하는 가스에는 염소(Cl₂)/산소(O₂)가스가 포함된다. 이렇게 형성되는 상기 폴리사이드 게이트 전극(47)은 소정의 거리만큼 이격되어 형성된다. 상기 하드마스크층 패턴(54a)은 원래 절연성 물질층이므로 상기 폴리사이드 게이트 전극(47)의 상부 절연막으로 사용할 수 있다.

이후 통상적인 방법으로 상기 폴리사이드 게이트 전극(47)의 측면에 게이트 스페이서를 형성한 후 인접 기판에 소오스 및 드레인 불순물영역을 형성하여 트랜지스터를 형성한다.

상술한 바와 같이 본 발명의 실시예에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서는 실리사이층(46)과 도전층(44)의 패터닝에 식각마스크로 사용하는 상기 하드 마스크(52)를 형성하는 데 있어서, 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 마스크 형성방법보다 훨씬 저온인 300℃∼500℃정도의 온도범위(바람직하게는 400℃)에서 형성한다. 이와 같이 낮은 온도에서 하드마스크층을 형성함으로써 실리사이드층에서 실리콘이 석출되는 것을 방지하여 실리사이드층의 균일성을 유지할 수 있다. 따라서 상기 하드마스크층 패턴을 형성하는 공정에서 과도식각에 의해 상기 실리사이드층의 노출된 표면에 검 버섯과 같은 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서 문제가 되는 얼룩이형성되지 않는다. 이러한 결과는 상기 폴리사이드 게이트 전극을 형성하는 공정에 까지 그대로 이어져서 상기 폴리사이드 게이트 전극을 형성한 후 게이트 전극 주위의 반도체기판에 피팅(pitting)과 같은 데미지(damage)가 나타나지 않는다. 따라서 후속공정에서 피팅으로 인한 공정상의 장애가 나타나지 않으므로 공정의 마진을 넓게 가져갈 수 있어서 반도체장치의 제조공정이 종래에 비해 훨씬 쉽워지고 간단화할 수 있다. 또한, 오염물질의 발생도 방지할 수 있다.

본 발명의 실시예에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에 의한 이러한 결과는 도 10, 도 11 및 도 12를 참조함으로써 분명히 확인할 수 있다.

즉, 도 10에는 본 발명의 실시예에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에 의해 상기 하드 마스크층 패턴(58)을 형성한 직후의 결과물의 SEM사진이 도시되어 있는 데, 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에 의해서 하드 마스크층 패턴을 형성한 직 후의 결과물의 SEM사진인 도 4와 비교해 볼 때, 상기 하드 마스크층 패턴(58) 사이의 실리사이드층의 표면에는 검 버섯과 같은 얼룩이 전혀 형성되지 않았음을 알 수 있다. 마찬가지로 도 11과 도 5를 비교하더라도 동일한 결과를 확일 할 수 있다.

그리고 도 12를 참조하면, 본 발명의 실시예에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법으로 상기 하드마스크층 패턴을 형성한 후 이를 식각마스크로 사용하여 상기 폴리사이드 게이트 전극(60)을 형성하더라도 상기 반도체기판에는 종래 기술에 의한 반도체장치의 제조공정에서 게이트 전극 형성방법에서 피팅이 다수 형성되는 것과는 달리 상기 게이트 전극(60)의 둘레에는 피팅이 전혀 형성되지 않음을 알 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims

(a) 반도체기판의 전면에 게이트 산화막을 형성하는 단계;

(b) 상기 게이트 산화막 전면에 도전층을 형성하는 단계;

(c) 상기 도전층의 전면에 실리사이드층을 형성하는 단계;

(d) 상기 실리사이드층의 소정의 영역 상에 저온공정으로 하드마스크 패턴을 형성하는 단계; 및

(e) 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 실리사이드층, 도전층 및 산화막을 순차적으로 패터닝하는 것을 특징으로 하는 반도체장치의 게이트 전극 형성방법.
제1항에 있어서, 상기 도전층이 도핑된 폴리실리콘층으로 형성되는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.
제 1 항에 있어서, 상기 실리사이드층이 티타늄 실리사이드(TiSi_x) 층, 코발트 실리사이드(CoSi_x)층 및 니켈 실리사이드(NiSi_x)층으로 이루어진 일군중 선택된 어느 한 실리사이드층으로 형성되는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.
제1항에 있어서, 상기 (d) 단계는

(d1) 상기 실리사이드층의 전면에 저온 공정으로 제1 하드마스크층을 형성하는 단계;

(d2) 상기 제1 하드마스크층의 전면에 반사방지막을 형성하는 단계;

(d3) 상기 반사방지막의 소정의 영역상에 감광막 패턴을 형성하는 단계; 및

(d4) 상기 감광막 패턴을 식각마스크로 하여 상기 반사방지막, 제1 하드 마스크층을 순차적으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.
제4항에 있어서, 상기 제1 하드 마스크층을 형성한 후 그 전면에는 저온 공정으로 제2 하드 마스크층이 더 형성되는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.
제4항 또는 제5항에 있어서, 상기 제1 하드마스크가 저온 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.
제6항에 있어서, 상기 제2 하드마스크가 저온 실리콘 산화막으로 형성되는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.
제7항에 있어서, 상기 제1 및 제2 하드마스크가 300℃∼500℃사이의 온도에서 형성되는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.
제1항에 있어서, 상기 (e)단계의 상기 실리사이드층, 도전층 및 산화막을 패터닝하는 데 염소/산소가스(Cl₂/O₂)가 포함되는 것을 특징으로 하는 반도체장치의 제조공정에서 게이트 전극 형성방법.