KR100489536B1 - 반도체 플래시 메모리 셀 제조 방법 - Google Patents

반도체 플래시 메모리 셀 제조 방법 Download PDF

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Abstract

반도체 플래시 메모리 셀 제조 방법을 개시한다.
본 발명에 따른 반도체 플래시 메모리 셀 제조 방법은, 실리콘 기판상에 터널링 산화막을 증착하고, 플래시 셀 영역의 부유 게이트용 폴리실리콘을 형성하되, 로직 영역의 폴리실리콘을 제거하는 제 1 단계와; 폴리실리콘 상에 완충 산화막(buffer oxide)을 증착한 후 이온 주입 공정을 실시하는 제 2 단계와; 완충 산화막을 제거하고, 플래시 셀의 터널링 ONO막을 증착한 후 로직 영역의 ONO를 제거하기 위한 패터닝 공정을 실시하는 제 3 단계와; 제 3 단계에서 형성된 층 상에 로직 영역의 터널링 산화막을 증착한 후, 제어 게이트/로직 게이트용 폴리실리콘을 증착하는 제 4 단계와; 제어 게이트/로직 게이트용 폴리실리콘을 패터닝 및 식각하는 제 5 단계를 포함한다.
따라서, 본 발명은, 후속 공정 처리시 로직 영역의 손상(damage)을 최소화하여, 디바이스 성능을 향상시키고 궁극적으로 안정된 디바이스 동작으로 반도체 수율을 향상시키는 효과가 있다.

Description

반도체 플래시 메모리 셀 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR FLASH MEMORY CELL}
본 발명은 반도체 플래시 메모리 셀 제조 기술에 관한 것으로, 특히, 플래시 셀 영역과 로직 셀 영역의 경계 영역에서 발생하는 ONO 잔류물을 제거하는데 적합한 반도체 플래시 메모리 셀 제조 방법에 관한 것이다.
도 1a 내지 도 1c는 일반적인 반도체 플래시 메모리 셀 제조 과정을 설명하기 위한 도면으로서, 플래시 셀 영역과 로직 셀 영역이 동일한 칩내에 형성되는 경우의 공정 과정이다.
먼저, 도 1a에서 실리콘 기판(1)상에 터널링 산화막(2),(6)을 증착하고, 플래시 셀 영역의 부유 게이트(3)를 형성한 후, 플래시 영역의 터널링 ONO막(4) 증착시킨다.
그런 다음, 도 1b에서는, 제어 게이트 형성을 위한 폴리실리콘을 증착하기 전에 로직 셀 영역에 있는 ONO막(4)과 폴리실리콘(3)을 제거하기 위한 패터닝 과정을 수행한다.
그리고, 도 1c에서는 로직 영역의 터널링 산화막(6)을 형성한 후, 제어 게이트/로직 게이트용 폴리실리콘(7)을 증착시키고, 제어 게이트를 형성하기 위한 패터닝 및 식각 공정을 실시한다. 이후의 공정은 일반적인 로직 공정과 동일하게 진행된다.
이때, 도 1b에서의 로직 셀 영역의 ONO막(4)과 폴리실리콘(3) 제거 과정에서, 폴리실리콘(3)의 측면에 ONO막(4)이 증착되므로 ONO막(4)과 폴리실리콘(3)의 제거시 충분한 측면 식각을 구현할 수 없어 ONO막(4)이 잔류하게 된다.
즉, 종래의 반도체 플래시 메모리 셀 제조 기술에 있어서는, 플래시 셀 영역과 로직 셀 영역의 경계 영역에 폴리 잔류물 또는 산화물/질화물의 잔류물이 발생될 수 있는 바, 후속 공정에서 결함을 초래하여 전체 공정 수율을 감소시킬 수 있는 문제가 있었다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 반도체 플래시 셀의 부유 게이트 형성시 로직 영역의 폴리실리콘을 제거한 후 완충 산화막(buffer oxide)을 증착시키고, 로직 영역의 ONO막을 제거한 다음 로직 영역의 터널링 산화막을 증착한 후 폴리실리콘을 증착함으로써, 후속 공정 처리시 로직 영역의 손상(damage)을 최소화하도록 한 반도체 플래시 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 플래시 셀 영역과 로직 셀 영역이 동일한 칩내에 형성되는 반도체 플래시 메모리 셀 제조 방법에 있어서, 실리콘 기판상에 터널링 산화막을 증착하고, 플래시 셀 영역의 부유 게이트용 폴리실리콘을 형성하되, 로직 영역의 폴리실리콘을 제거하는 제 1 단계와; 폴리실리콘 상에 완충 산화막을 증착한 후 이온 주입 공정을 실시하는 제 2 단계와; 완충 산화막을 제거하고, 플래시 셀의 터널링 ONO막을 증착한 후 로직 영역의 ONO를 제거하기 위한 패터닝 공정을 실시하는 제 3 단계와; 제 3 단계에서 형성된 층 상에 로직 영역의 터널링 산화막을 증착한 후, 제어 게이트/로직 게이트용 폴리실리콘을 증착하는 제 4 단계와; 제어 게이트/로직 게이트용 폴리실리콘을 패터닝 및 식각하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 셀 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, 반도체 플래시 셀의 부유 게이트 형성시 로직 영역의 폴리실리콘을 제거한 후 완충 산화막을 증착시키고, 제어 게이트와 로직 게이트용으로 사용될 폴리실리콘 증착전에 기증착된 ONO막을 패터닝 및 식각한 다음 로직 게이트용 터널링 산화막과 폴리실리콘을 증착하므로써, 후속되는 이온 주입 공정과 습식 세정 공정 처리시 로직 영역의 손상을 최소화한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 구현할 수 있을 것이다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀 제조 과정의 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(1)상에 터널링 산화막(2)을 증착하고, 플래시 셀 영역의 부유 게이트(3)를 형성한다.
이때, 종래와는 달리, 플래시 셀 영역의 부유 게이트(3) 형성시 로직 영역의 폴리실리콘을 제거한다.그 후, 후속 공정의 손상을 최소화하기 위하여 도시 생략된 완충 산화막을 증착한 후 플래시 셀의 기본적인 이온 주입 공정을 실시한다. 이때, 이러한 완충 산화막의 두께를 조절하여 향후 폴리실리콘의 증착전까지 진행될 이온 주입 공정에 의한 손상을 최소화할 수 있을 것이다. 그리고, 완충 산화막을 HF 용액 등을 이용한 통상적인 방법에 의해 제거한다.그리고, 플래시 셀 영역에만 부유 게이트(3)가 형성된 기판(1) 전면에 플래시 셀의 터널링 ONO막(4)을 증착한다.
그런 다음, 도 2b에서는, 마스크 패턴(5) 공정에 의해 로직 영역의 터널링 ONO막(4)과 터널링 산화막(2)을 제거한다. 이때의 ONO막(4)은 평판 형태로 존재하므로 기존 공정에서 문제로 존재하는 잔류 ONO가 형성되지 않으므로 후속 공정에서 야기될 수 있는 결함 문제를 제거할 수 있다.
삭제
한편, 도 2c에서는, 마스크 패턴(5)을 제거한 후 도 2b에서 형성된 층상에 로직 영역의 터널링 산화막(6)을 증착한 후, 제어 게이트와 로직 게이트로 사용될 폴리실리콘(7)을 증착한다.
그리고, 이 제어 게이트 및 로직 게이트용 폴리실리콘(7)을 패터닝 및 식각한다.
이후의 공정은 일반적인 로직 공정과 동일하게 진행된다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
따라서, 본 발명은 로직 영역의 형성을 위해 ONO막과 폴리실리콘의 제거시 후속 공정에 치명적인 결함으로 작용될 수 있는 측벽 잔류 ONO의 형성을 근본적으로 예방함으로써 디바이스 성능을 향상시키고 궁극적으로 안정된 디바이스 동작으로 반도체 수율을 향상시키는 효과가 있다.
도 1a 내지 도 1c는 통상적인 반도체 플래시 메모리 셀 제조 과정의 공정 단면도,
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀 제조 과정의 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2, 6 : 터널링 산화막
3, 7 : 폴리실리콘 4 : ONO막
5 : 포토레지스트

Claims (2)

  1. 플래시 셀 영역과 로직 셀 영역이 동일한 칩내에 형성되는 반도체 플래시 메모리 셀 제조 방법에 있어서,
    실리콘 기판상에 터널링 산화막을 증착하고, 플래시 셀 영역의 부유 게이트용 폴리실리콘을 형성하되, 로직 영역의 폴리실리콘을 제거하는 제 1 단계와;
    상기 폴리실리콘 상에 완충 산화막(buffer oxide)을 증착한 후 이온 주입 공정을 실시하는 제 2 단계와;
    상기 완충 산화막을 제거하고, 플래시 셀의 터널링 ONO막을 증착한 후 로직 영역의 ONO를 제거하기 위한 패터닝 공정을 실시하는 제 3 단계와;
    상기 제 3 단계에서 형성된 층 상에 로직 영역의 터널링 산화막을 증착한 후, 제어 게이트/로직 게이트용 폴리실리콘을 증착하는 제 4 단계와;
    상기 제어 게이트/로직 게이트용 폴리실리콘을 패터닝 및 식각하는 제 5 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 셀 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계는,
    상기 완충 산화막의 두께를 조절하여 후속되는 폴리실리콘의 증착전까지 진행될 이온 주입 공정에 의한 손상을 최소화하는 단계인 것을 특징으로 하는 반도체 플래시 메모리 셀 제조 방법.
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