KR100336748B1 - 반도체소자의 게이트 형성방법 - Google Patents

반도체소자의 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 종래에는 게이트 식각된 면의 경사가 완만해지며, 이로 인해 후속 게이트측벽이 완만한 경사로 형성되고, 커패시터 하부전극을 형성하기 위한 식각공정에서 게이트측벽도 식각되어 커패시터 하부전극과 게이트전극에 단락이 발생하는 문제점이 있었고, 또한 식각 및 세정이 빈번하여 공정불량이 발생하였을 때, TAT가 길어짐에 따라 공정불량의 조기 검출이 어려운 문제점이 있었다. 따라서, 본 발명은 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 형성하는 공정과; 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 인-시튜 상태로 캡 산화막과 게이트전극을 식각하는 공정과; 상기 감광막 패턴을 제거한 다음 세정을 실시하는 공정으로 이루어지는 반도체소자의 게이트 형성방법을 제공하여 2단계의 인-시튜 식각을 통해 캡 산화막과 게이트전극을 동시에 식각함에 따라 캡 산화막 식각된 면의 경사를 수직에 근접하게 형성할 수 있게 되므로, 후속 공정에서 커패시터 하부전극과 게이트전극이 단락되는 공정마진을 확보하여 신뢰성을 향상시킬 수 있고, 또한 식각 및 세정 횟수를 줄일 수 있게 되므로, 생산성을 향상시킴과 아울러 TAT를 단축시킬 수 있으며, 공정불량을 조기에 검출할 수 있는 효과가 있다.

Description

반도체소자의 게이트 형성방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 특히 식각 및 세정 횟수를 줄이고, 메모리 셀의 제1게이트(FG)로 적용되는 도핑된 폴리실리콘의 경사(slope)를 수직(vertical)에 근접화하기에 적당하도록 한 반도체소자의 게이트 형성방법에 관한 것이다.
종래 반도체소자의 게이트 형성방법을 상세히 설명하면 다음과 같다.
먼저, 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡(cap) 산화막을 순차적으로 형성한다. 이때, 게이트전극은 통상적으로 도핑된 폴리실리콘을 증착하여 형성하며, 캡 산화막은 고온저압 증착(high temperature low pressure deposition : HLD)을 통해 형성한다.
그리고, 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하고, 이를 적용하여 캡 산화막을 식각한 다음 감광막 패턴을 제거한다.
그리고, 상기 감광막 패턴이 제거된 구조물을 세정한 다음 식각된 캡 산화막을 마스크로 적용하여 게이트전극을 식각한다.
그리고, 상기 게이트전극이 제거된 구조물을 다시 세정한다.
이후, 상기 게이트전극의 측면에 게이트측벽을 형성하고, 기판 상에 불순물이온을 주입하여 소스/드레인 영역을 형성한 다음 층간절연막을 통해 선택적으로 드레인 영역과 접속되는 커패시터 하부전극을 형성한다.
이와같은 공정을 통해 제조되는 반도체소자의 주사형 전자현미경(scanning electron microscope : SEM) 사진을 도1에 도시하였다.
그러나, 상기한 바와같은 종래 반도체소자의 게이트 형성방법은 캡 산화막을 마스크로 적용하여 게이트전극을 식각함에 따라 캡 산화막 식각된 면의 경사가 완만해지며, 이로 인해 후속 게이트측벽이 완만한 경사로 형성되고, 커패시터 하부전극을 형성하기 위한 식각공정에서 게이트측벽도 식각되어 커패시터 하부전극과 게이트전극에 단락(short)이 발생하는 문제점이 있었고, 또한 식각 및 세정이 빈번하여 공정불량(특히, 게이트전극 형성을 위한 사진식각공정)이 발생하였을 때, TAT가 길어짐에 따라 공정불량의 조기 검출이 어려운 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 식각 및 세정 횟수를 줄이고, 게이트전극 식각된 면의 경사를 수직에 근접화할 수 있는 반도체소자의 게이트 형성방법을 제공하는데 있다.
도1은 종래 반도체소자의 주사형 전자현미경(SEM) 사진.
도2는 본 발명에 의한 반도체소자의 주사형 전자현미경 사진.
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 게이트 형성방법은 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 형성하는 공정과; 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 인-시튜(in-situ) 상태로 캡 산화막과 게이트전극을 식각하는 공정과; 상기감광막 패턴을 제거한 다음 세정을 실시하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 게이트 형성방법을 보다 상세히 설명하면 다음과 같다.
먼저, 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 증착한다. 이때, 게이트전극은 통상적으로 도핑된 폴리실리콘을 증착하여 형성하며, 캡 산화막은 고온저압 증착(HLD)을 통해 형성한다.
그리고, 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 상기 캡 산화막의 상부일부에 게이트를 패터닝하기 위한 감광막 패턴을 형성한다.그 다음, 상기 감광막 패턴이 형성된 시료를 인-시튜(in-situ) 상태로 캡 산화막과 게이트전극을 식각한다.이때, 식각은 모노 챔버(mono chamber) 장비가 아닌 멀티 챔버(multi chamber : 2 chamber) 장비에서 실시하여 외기에의 노출없이 연속적으로 캡 산화막과 게이트전극을 패터닝한다.상기 멀티 챔버 장비에서 식각을 실시하는 이유는 세정공정을 사용하지 않고, 식각에 사용하는 가스가 각기 다른 캡 산화막과 게이트전극을 패터닝하기 위함이며, 제1챔버에서 캡 산화막을 식각하여 패턴을 형성하고, 그 캡 산화막 패턴이 형성된 시료를 외기에의 노출없이 제2챔버로 이송하여 게이트전극을 패터닝한다.
그리고, 상기 감광막 패턴을 제거한 다음 세정을 실시한다.상기의 공정으로 인해 종래 하드마스크를 생성하기 위한 캡 산화막 식각공정과 그 식각공정의 부산물을 제거하기 위한 세정공정을 생략할 수 있게 된다.
이와같은 공정을 통해 제조되는 본 발명에 의한 반도체소자의 주사형 전자현미경(SEM) 사진을 도2에 도시하였으며, 이를 통해 알 수 있듯이 게이트전극의 측면 프로파일이 보다 수직형으로 형성된다.이는 하드마스크를 이용한 식각공정에서 식각선택비를 높여주기 위한 식각가스의 선택에 의해 게이트전극의 측면이 식각되는 것을 방지하기 위해 감광막을 사용하여 직접 게이트전극까지 식각하여 얻어지는 결과물이다.
상기한 바와같은 본 발명에 의한 반도체소자의 게이트 형성방법은 2단계의 인-시튜 식각을 통해 캡 산화막과 게이트전극을 동시에 식각함에 따라 캡 산화막 식각된 면의 경사를 수직에 근접하게 형성할 수 있게 되므로, 후속 공정에서 커패시터 하부전극과 게이트전극이 단락되는 공정마진을 확보하여 신뢰성을 향상시킬 수 있고, 또한 식각 및 세정 횟수를 줄일 수 있게 되므로, 생산성을 향상시킴과 아울러TAT를 단축시킬 수 있으며, 공정불량을 조기에 검출할 수 있는 효과가 있다.

Claims (2)

  1. 반도체기판의 상부에 게이트산화막, 게이트전극 및 캡 산화막을 순차적으로 형성하는 공정과; 상기 캡 산화막의 상부에 감광막을 도포한 후, 노광 및 현상하여 게이트를 패터닝하기 위한 감광막 패턴을 형성하는 공정과; 상기 감광막 패턴을 적용하여 인-시튜(in-situ) 상태로 캡 산화막과 게이트전극을 식각하는 공정과; 상기 감광막 패턴을 제거한 다음 세정을 실시하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 캡 산화막과 게이트전극의 식각은 멀티 챔버(multi chamber : 2 chamber) 장비에서 실시하는 것을 특징으로 하는 반도체소자의 게이트 형성방법.
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