KR100596836B1 - 반도체소자의 형성방법 - Google Patents

반도체소자의 형성방법 Download PDF

Info

Publication number
KR100596836B1
KR100596836B1 KR1020030096374A KR20030096374A KR100596836B1 KR 100596836 B1 KR100596836 B1 KR 100596836B1 KR 1020030096374 A KR1020030096374 A KR 1020030096374A KR 20030096374 A KR20030096374 A KR 20030096374A KR 100596836 B1 KR100596836 B1 KR 100596836B1
Authority
KR
South Korea
Prior art keywords
storage electrode
forming
plasma treatment
rich plasma
semiconductor device
Prior art date
Application number
KR1020030096374A
Other languages
English (en)
Other versions
KR20050064783A (ko
Inventor
권일영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030096374A priority Critical patent/KR100596836B1/ko
Publication of KR20050064783A publication Critical patent/KR20050064783A/ko
Application granted granted Critical
Publication of KR100596836B1 publication Critical patent/KR100596836B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체소자의 형성방법에 관한 것으로, 높은 면비를 갖는 홀 타입 ( hole type ) 의 개구부의 형성공정시 상기 개구부의 상측 측벽에 형성되는 보우잉 현상을 제거하기 위해, 상기 개구부의 형성공정후 CF3+ 리치 플라즈마 처리 공정을 소정시간 실시하여 수직한 측벽 구조의 개구부를 형성함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 형성방법{A method for forming a semiconductor device}
도 1 은 본 발명의 실시예에 반도체소자의 형성방법을 도시한 단면 셈사진.
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 높은 면비 ( high aspect ratio ) 를 갖는 개구부, 예를들면 저장전극 영역이나 콘택홀의 측벽을 수직한 구조로 형성할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표 면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.
상기한 바와 같이 캐패시터의 정전용량을 증가시키기 위하여 높이를 증가시킨다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 소자분리막, 게이트전극 및 비트라인과 같은 하부구조물이 구비되는 반도체기판 상에 하부절연층을 형성한다.
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 통하여 상기 반도체기판의 활성영역을 노출시키는 저장전극 콘택홀을 형성한다.
상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 저장전극 콘택플러그를 형성한다.
전체표면상부에 식각장벽층, 저장전극용 산화막 및 하드마스크층을 적층한다.
이때, 상기 저장전극용 산화막은 저장전극의 정전용량을 증가시키기 위하여 두껍게 형성된다.
그 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 및 저장전극용 산화막을 식각하여 저장전극 영역을 형성한다.
이때, 상기 저장전극 영역의 측벽에 보우잉 ( bowing ) 현상이 유발되고, 이로 인한 후속 공정으로 형성되는 저장전극이 이웃하는 저장전극과 전기적으로 쇼트 ( short ) 될 수 있다.
상기 저장전극용 산화막의 식각공정은 마스킹 물질로부터 스캐터링되는 이온에 의하여 야기되는 사이드 어택 ( side attack )을 유발시켜 상기와 같은 보우잉 현상이 유발된 것이다.
이상에서 설명한 바와 같이 반도체소자의 형성방법은, 식각된 부분의 측벽에 보우잉 현상이 유발되고 그로 인하여 후속 공정에서 소자의 특성 열화가 유발될 수 있는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 측면 방향으로 화학적인 식각이 가능한 CH3+ 리치 플라즈마 처리 공정으로 보우잉된 홀 타입의 개구부를 수직한 형태로 형성하여 후속 공정에서 유발되는 전기적 쇼트를 방지하고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 반도체소자의 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,
하부구조물이 구비되는 반도체기판 상에 식각장벽층, 저장전극용 산화막 및 하드마스크층을 형성하고 저장전극 마스크를 이용하여 하부구조물을 노출시키는 저장전극 영역을 홀 타입으로 형성하는 공정과,
상기 저장전극 영역을 CF3+ 리치 플라즈마 처리하여 상기 저장전극 영역의 측벽을 수직하게 형성하는 공정을 포함하는 것과,
삭제
상기 CF3+ 리치 플라즈마 처리 공정은 CF4 에 엡스트랙션 리액션 ( abstraction reaction )을 일으키기 위한 CO 또는 H2 가스를 첨가하여 실시하는 것과,
상기 CF3+ 리치 플라즈마 처리 공정은 H 를 함유하고 있는 CHF3 를 사용하여 실시하는 것과,
상기 CF3+ 리치 플라즈마 처리 공정은 40 mTorr 이상의 압력 및 500 W 이하의 바이어스 전력을 이용한 CCP ( capacitively coupled plasma ) 방법으로 실시하는 것과,
상기 CF3+ 리치 플라즈마 처리 공정은 마스크로 웨이브 소오스 ( microwave source ) 의 다운스트림 ( down stream ) 방법이나 ICP ( inductively coupled plasma ) 방법으로 실시하는 것과,
상기 CF3+ 리치 플라즈마 처리 공정은 100 ∼ 150 초 동안 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 단면 셈사진으로서, CHF3/O2/Ar 을 이용하여 CF3+ 리치 플라즈마 처리 시간에 따라 좌측에서 우측으로 콘택홀의 프로파일 변화되는 현상을 도시한 것이다. 상기 도 1 의 가장 좌측 셈사진은 보우잉 현상이 유발된 것을 도시한다.
여기서, 상기 도 1 은 홀 타입의 마스크를 이용하여 저장전극을 형성하는 공정에 본 발명의 방법을 적용한 것이다.
먼저, 반도체기판 상에 접속되는 저장전극 콘택플러그가 형성된 하부절연층 을 형성한다.
전체표면상부에 식각장벽층, 저장전극용 산화막 및 하드마스크층을 순차적으로 형성한다.
이때, 반도체소자의 고집적화에 따른 정전용량을 확보하기 위한 저장전극의 표면적 증가를 위해 상기 저장전극용 산화막을 두껍게 형성한다.
그 다음, 저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층, 저장전극용 산화막 및 식각장벽층을 식각하여 저장전극 영역을 형성한다.
이때, 상기 저장전극 영역은 높은 면비로 인하여 상기 저장전극 영역의 상부 측벽에 보우잉 현상이 유발된다.
상기 보우잉 현상은 감광막, 하드마스크층으로 사용되는 폴리실리콘이나 질화막 등의 마스킹 물질로부터 스캐터링되는 이온에 의하여 야기되는 사이드 어택 ( side attack )에 의하여 발생된다.
그 다음, 마스크없이 100 ∼ 150 초 동안 실시하는 CF3+ 리치 플라즈마 처리하여 상기 도 1 의 가장 우측 셈사진과 같이 수직한 구조의 저장전극 영역을 형성한다.
상기 플라즈마 처리 공정에서는 CF4 에 엡스트랙션 리액션 ( abstraction reaction )을 일으키기 위한 CO 또는 H2 가스를 첨가하여 사용하거나, 자체내에 H를 함유하고 있는 CHF3 를 사용하여 CF3+ 리치 플라즈마를 발생시킨다.
또한, 상기 플라즈마 처리 공정을 CCP ( capacitively coupled plasma ) 방법으로 실시하는 경우는 40 mTorr 이상의 고압, 500 W 이하의 낮은 바이어스 전력 으로 실시한다.
상기 플라즈마 처리 공정은 상기 CCP 방법 외에 마스크로 웨이브 소오스 ( microwave source ) 의 다운스트림 ( down stream ) 방법이나 ICP ( inductively coupled plasma ) 방법으로 실시할 수도 있다.
그 다음, 인-시튜로 상기 식각장벽층을 식각한다.
이때, 상기 식각장벽층은 CF4 또는 CHF3 를 함유하는 질화막으로 형성된 것으로 상기 플라즈마 처리 공정시 제거할 수 있다.
아울러, 본 발명은 높은 면비를 갖는 홀 타입 ( hole )의 면적을 형성하기 위한 식각공정시 적용할 수 있으며, 주로 식각공정에 적용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 저장전극의 콘택 식각공정의 후속 공정으로 사용하는 경우 면적 증가에 따른 정전용량을 증가시킬 수 있어 리프레쉬 특성을 향상시킬 수 있는 효과를 제공하고, 깨끗한 가스를 사용하여 실시하므로 식각챔버를 세정하는 효과를 제공함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.

Claims (6)

  1. 하부구조물이 구비되는 반도체기판 상에 식각장벽층, 저장전극용 산화막 및 하드마스크층을 형성하고 저장전극 마스크를 이용하여 하부구조물을 노출시키는 저장전극 영역을 홀 타입으로 형성하는 공정과,
    상기 저장전극 영역을 CF3+ 리치 플라즈마 처리하여 상기 저장전극 영역의 측벽을 수직하게 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 형성방법.
  2. 제 1 항에 있어서,
    상기 CF3+ 리치 플라즈마 처리 공정은 CF4 에 엡스트랙션 리액션 ( abstraction reaction )을 일으키기 위한 CO 또는 H2 가스를 첨가하여 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  3. 제 1 항에 있어서,
    상기 CF3+ 리치 플라즈마 처리 공정은 H 를 함유하고 있는 CHF3 를 사용하여 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  4. 제 1 항에 있어서,
    상기 CF3+ 리치 플라즈마 처리 공정은 40 mTorr 이상의 압력 및 500 W 이하의 바이어스 전력을 이용한 CCP ( capacitively coupled plasma ) 방법으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  5. 제 1 항에 있어서,
    상기 CF3+ 리치 플라즈마 처리 공정은 마스크로 웨이브 소오스 ( microwave source ) 의 다운스트림 ( down stream ) 방법이나 ICP ( inductively coupled plasma ) 방법으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
  6. 제 1 항에 있어서,
    상기 CF3+ 리치 플라즈마 처리 공정은 100 ∼ 150 초 동안 실시하는 것을 특징으로 하는 반도체소자의 형성방법.
KR1020030096374A 2003-12-24 2003-12-24 반도체소자의 형성방법 KR100596836B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030096374A KR100596836B1 (ko) 2003-12-24 2003-12-24 반도체소자의 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030096374A KR100596836B1 (ko) 2003-12-24 2003-12-24 반도체소자의 형성방법

Publications (2)

Publication Number Publication Date
KR20050064783A KR20050064783A (ko) 2005-06-29
KR100596836B1 true KR100596836B1 (ko) 2006-07-04

Family

ID=37256343

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030096374A KR100596836B1 (ko) 2003-12-24 2003-12-24 반도체소자의 형성방법

Country Status (1)

Country Link
KR (1) KR100596836B1 (ko)

Also Published As

Publication number Publication date
KR20050064783A (ko) 2005-06-29

Similar Documents

Publication Publication Date Title
US6716766B2 (en) Process variation resistant self aligned contact etch
US7235489B2 (en) Device and method to eliminate shorting induced by via to metal misalignment
JP2004274056A (ja) 強誘電体メモリキャパシタの形成方法
US20090258469A1 (en) Method of manufacturing semiconductor device
KR20020037684A (ko) 반도체 장치의 제조방법
US6716756B2 (en) Method for forming capacitor of semiconductor device
KR100596836B1 (ko) 반도체소자의 형성방법
KR100688062B1 (ko) 반도체 메모리장치의 캐패시터 제조방법
KR100875647B1 (ko) 반도체소자의 캐패시터 형성방법
KR100338814B1 (ko) 반도체 소자의 제조방법
KR20050000970A (ko) 반도체 소자의 제조방법
KR0166030B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100278918B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100431711B1 (ko) 반도체장치의전하저장전극형성방법
KR100475273B1 (ko) 반도체소자의 저장전극 형성방법
KR100701425B1 (ko) 반도체소자 제조 방법
KR0140476B1 (ko) 반도체 소자의 저장전극 제조방법
KR100258370B1 (ko) 반도체소자의 콘택방법
KR100869851B1 (ko) 반도체 소자의 제조방법
KR20050066189A (ko) 반도체소자의 캐패시터 형성방법
TW202209489A (zh) 半導體元件及其製造方法
KR100235948B1 (ko) 반도체소자의 저장전극 형성방법
KR100819674B1 (ko) 반도체소자의 형성방법
KR20050106879A (ko) 반도체 소자의 게이트스페이서 제조 방법
KR19990055768A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee