KR20050066189A - 반도체소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 저장전극의 형성공정후 실시되는 세정공정시 저장전극의 측벽에 홀 결함이 유발되는 현상을 방지하기 위하여, 상기 저장전극의 표면에 세정용액에 대한 식각선택비가 낮아 식각률이 낮은 산화막을 형성하고 후속 공정으로 저장전극을 형성함으로서 홀 결함에 의한 소자의 특성 열화를 방지할 수 있고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보하는데 있어서, 저장전극의 형성공정후 실시되는 세정 공정시 저장전극의 측벽에 구멍이 형성되는 현상을 방지하여 소자의 특성 열화를 방지할 수 있도록 하는 기술에 관한 것이다.
반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.
특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.
그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.
도시되지 않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법을 설명하면 다음과 같다.
먼저, 소자분리막, 게이트전극 및 비트라인과 같은 하부구조물이 구비되는 반도체기판 상에 하부절연층을 형성한다.
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 하부절연층을 통하여 상기 반도체기판의 활성영역을 노출시키는 저장전극 콘택홀을 형성한다.
상기 저장전극 콘택홀을 통하여 상기 반도체기판에 접속되는 저장전극 콘택플러그를 형성한다.
전체표면상부에 식각장벽층, 저장전극용 산화막 및 하드마스크층을 적층하고 저장전극 마스크를 이용한 사진식각공정으로 상기 하드마스크층 및 저장전극용 산화막을 식각하여 저장전극 영역을 형성한다.
저장전극 영역을 포함한 전체표면상부에 저장전극용 도전층을 일정두께 형성하고 평탄화식각공정으로 상기 저장전극 영역 내에만 저장전극용 도전층을 남긴다.
그 다음, 상기 저장전극용 도전층의 표면에 반구형 실리콘을 형성한다.
그리고, 상기 저장전극용 산화막을 습식방법으로 제거하여 저장전극을 형성하고 세정 공정을 실시한 다음, 상기 저장전극의 표면에 유전체막과 플레이트전극을 형성하여 캐패시터를 형성한다.
그러나, 상기 세정 공정시 사용되는 세정 용액, 예를 들면 BOE ( buffered oxide etchant ), SC-1 또는 HF 용액 등에 의하여 상기 저장전극에 홀 결함 ( hole defect ) 이 형성된다.
도 1 는 상기한 공정으로 형성된 반도체소자의 저장전극을 도시한 단면 셈사진이다.
도 2 는 상기 도 1 에 도시된 저장전극의 하부를 확대 도시한 단면 셈사진으로서, 홀 결함이 형성되었음을 도시한다.
상기 홀 결함은 후속 공정시 브릿지를 형성할 수도 있으며 저장전극의 표면적을 감소시키는 역할도 하여 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 저장전극 영역의 측벽에 세정 공정에 대한 식각선택비가 낮아 거의 제거되지 않는 절연막을 형성하여 홀 결함의 유발을 방지할 수 있도록 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은,
저장전극 콘택플러그가 형성된 반도체기판 상에 식각장벽층, 저장전극용 제1산화막과 제2산화막의 적층구조를 형성하는 공정과,
저장전극 마스크를 이용하여 상기 제2산화막 및 제1산화막을 식각하여 상기 식각장벽층을 노출시키는 저장전극 영역을 형성하는 공정과,
상기 저장전극 영역을 산화막 식각용액으로 세정하여 상측보다 하측이 더 넓게 형성된 저장전극 영역을 형성하는 공정과,
상기 식각장벽층을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,
상기 저장전극 영역 측벽에 세정 용액에 대한 식각선택비가 낮은 산화막을 일정두께 형성하는 공정과,
상기 저장전극 영역에 저장전극을 형성하는 공정을 포함하는 것과,
상기 제1산화막은 상기 제2산화막보다 식각선택비가 낮아 식각률이 낮은 산화막으로 형성하는 것과,
상기 제1산화막은 PSG ( phospho silicate glass ), BPSG ( boro phospho silicate glass ), SOG ( spin on glass ) 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것과,
상기 제2산화막은 TEOS ( tetra-ethyl-ortho-silicate ), PECVD TEOS ( plasma enhanced chemical vapor deposition TEOS ), HTO ( high temperature oxide ) 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것과,
상기 세정 용액에 대한 식각선택비가 낮은 산화막은 알루미나층 또는 불화수소산화막으로 형성하는 것과,
상기 세정 용액에 대한 식각선택비가 낮은 산화막은 1 ∼ 50 Å 의 두께로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 4a 내지 도 4e 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.
도 4a 를 참조하면, 반도체기판(11) 상부에 저장전극 콘택플러그(15)를 포함한 소정의 하부구조물(도시안됨)이 구비되는 하부절연층(13)을 형성한다.
전체표면상부에 식각장벽층(17)을 형성한다. 이때, 상기 식각장벽층(17)은 질화막으로 형성한다.
그 다음, 상기 식각장벽층(17) 상부에 저장전극용 제1산화막(19) 및 제2산화막(21)을 형성한다.
이때, 상기 제1산화막(19)은 상기 제2산화막(21)보다 식각선택비가 커 빨리 식각되는 물질로 형성한다.
예를 들면, 상기 제1산화막(19)은 PSG, BPSG 또는 SOG 로 형성하고, 상기 제2산화막(21)은 PECVD TEOS, TEOS 또는 HTO 로 형성하는 것이다.
도 4b를 참조하면, 상기 제2산화막(21) 상부에 하드마스크층(23)을 형성한다.
저장전극 마스크(도시안됨)를 이용한 사진식각공정으로 상기 하드마스크층(23), 저장전극용 제2산화막(21) 및 제1산화막(19)을 식각하여 상기 식각장벽층(17)을 노출시키는 저장전극 영역(25)을 형성한다.
도 4c를 참조하면, 산화막 식각용액으로 상기 저장전극 영역(25)을 세정하여 상기 제1산화막(19)을 측면식각한다. 이때, 상기 제2산화막(21)은 상기 제1산화막(19)보다 얇게 식각되어 상측보다 하측이 더 넓게 형성된 저장전극 영역(25)을 형성한다.
도 4d를 참조하면, 상기 저장전극 영역(25)을 포함한 전체표면상부에 알루미나층(27)을 일정두께 형성한다.
상기 알루미나층(27)은 ALD 방법으로 1 ∼ 50 Å 이하의 두께, 보다 상세하게는 15 ∼ 30 Å 의 두께로 형성한다.
또한, 상기 알루미나층(27)은 불화수소산화막(HfO2)으로 형성할 수도 있다.
도 4e를 참조하면, 상기 알루미나층(27)을 전면식각하여 상기 저장전극 영역(25)의 측벽에만 상기 알루미나층(27)을 남긴다.
후속 공정으로 상기 저장전극 영역(25)의 표면에 저장전극용 도전층(도시안됨)으로 형성된 저장전극을 형성한다.
그리고, 상기 저장전극용 제1산화막(19) 및 제2산화막(21)을 제거하고 상기 저장전극의 표면에 유전체막(도시안됨) 및 플레이트전극(도시안됨)을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 저장전극 영역의 측벽에 알루미나층이나 불화수소산화막과 같이 습식식각 용액에 대한 식각선택비가 낮아 잘 식각되지 않는 산화막을 형성하고 후속 공정을 실시하여 소자의 특성 열화를 방지함으로써 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다.
도 1 및 도 2 는 종래기술에 따라 형성된 반도체소자의 저장전극을 도시한 단면 셈사진.
도 3 은 산화막의 습식 식각률을 도시한 그래프.
도 4a 내지 도 4e 는 본 발명의 실시예에 반도체소자의 캐패시터 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 하부절연층
15 : 저장전극 콘택플러그 17 : 식각장벽층
19 : 저장전극용 제1산화막 21 : 저장전극용 제2산화막
23 : 하드마스크층 25 : 저장전극 영역
27 : 알루미나층
Claims (6)
- 저장전극 콘택플러그가 형성된 반도체기판 상에 식각장벽층, 저장전극용 제1산화막과 제2산화막의 적층구조를 형성하는 공정과,저장전극 마스크를 이용하여 상기 제2산화막 및 제1산화막을 식각하여 상기 식각장벽층을 노출시키는 저장전극 영역을 형성하는 공정과,상기 저장전극 영역을 산화막 식각용액으로 세정하여 상측보다 하측이 더 넓게 형성된 저장전극 영역을 형성하는 공정과,상기 식각장벽층을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,상기 저장전극 영역 측벽에 세정 용액에 대한 식각선택비가 낮은 산화막을 일정두께 형성하는 공정과,상기 저장전극 영역에 저장전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1산화막은 상기 제2산화막보다 식각선택비가 낮아 식각률이 낮은 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제1산화막은 PSG, BPSG, SOG 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 제2산화막은 PECVD TEOS, TEOS, HTO 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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| KR100702134B1 (ko) * | 2005-05-17 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 커패시터 형성 방법 |
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