KR100869851B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR100869851B1
KR100869851B1 KR1020070065857A KR20070065857A KR100869851B1 KR 100869851 B1 KR100869851 B1 KR 100869851B1 KR 1020070065857 A KR1020070065857 A KR 1020070065857A KR 20070065857 A KR20070065857 A KR 20070065857A KR 100869851 B1 KR100869851 B1 KR 100869851B1
Authority
KR
South Korea
Prior art keywords
insulating film
storage node
insulating layer
cell region
peripheral circuit
Prior art date
Application number
KR1020070065857A
Other languages
English (en)
Inventor
은병수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070065857A priority Critical patent/KR100869851B1/ko
Application granted granted Critical
Publication of KR100869851B1 publication Critical patent/KR100869851B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 소자의 제조방법은, 셀 영역 및 주변회로영역을 포함하는 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 실린더 타입의 스토리지노드 전극을 포함하는 캐패시터를 형성하는 단계; 캐패시터 위에 제1 절연막을 증착하는 단계; 제1 절연막 위에 제1 절연막과 압축응력이 상이한 제2 절연막을 증착하는 단계; 셀 영역의 제2 절연막을 노출시키는 포토레지스트막 패턴을 형성하는 단계; 포토레지스트막 패턴을 마스크로 노출된 셀 영역의 제2 절연막을 식각하여 제1 절연막을 노출시키는 단계; 포토레지스트막 패턴을 제거하는 단계; 및 노출된 셀 영역 및 주변회로영역에 평탄화 공정을 진행하여 주변회로영역의 제2 절연막을 식각하여 제거하는 단계를 포함한다.
PETEOS, 압축응력, 웨이퍼 와피지

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1은 종래 기술에 따른 캐패시터의 문제점을 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 압축응력이 상이한 절연막을 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 크기가 감소됨에 따라 충분한 정전용량(Cs; capacitance)을 갖는 캐패시터를 형성하기가 어려워지고 있다. 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램(DRAM; Dynamic Random Access Memory) 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 된다. 이에 따라 정전용량을 확보하기 위해 종래의 캐패시터 물질을 이용하면서 캐패시터의 표면적을 넓히는 방법, 예를 들어 캐패시터의 높이 를 높이는 방법을 이용하여 왔다. 그러나 캐패시터의 높이를 높이는 방법은 포토 공정 및 식각 공정의 마진 부족으로 한계에 다다르고 있다. 따라서 최근에는 실린더 타입(cylinder typed)의 캐패시터를 형성하여 캐패시터의 내측과 외측을 모두 이용할 수 있는 방법이 연구되고 있다. 그러나 이러한 방법 또한 캐패시터의 높이가 증가하면서 셀 영역과 주변회로영역 간에 단차가 크게 발생함에 따라 공정 마진이 급속히 감소하여 후속 공정이 어려워지는 문제가 있었다.
도 1은 종래 기술에 따른 캐패시터의 문제점을 설명하기 위해 나타내보인 도면이다.
도 1을 참조하면, 셀 영역의 실린더 타입의 캐패시터(100)는 스토리지노드 절연막 딥-아웃(dip-out) 공정을 이용하여 형성되고 있다. 스토리지노드 절연막 딥-아웃 공정은 스토리지노드 전극을 형성한 다음 스토리지노드 절연막을 제거하여 실린더 타입의 캐패시터를 형성하는 공정이다.
그런데, 이러한 공정을 진행하여 캐패시터(100)를 형성하면 셀 영역과 스토리지노드 절연막을 형성하지 않는 주변회로영역(110) 사이에 단차(a)가 크게 발생하게 된다. 이에 따라 큰 단차(a)를 개선하기 위해 매우 두꺼운 층간절연막을 22000Å 이상 두껍게 증착한 후 평탄화 공정을 진행하여 단차를 완화하려는 연구가 진행되고 있으나 어려운 실정이다. 더욱이 60nm급 소자의 경우, 기존의 이중층의 금속배선공정에서 삼중층 이상의 다중금속배선(MLM; Multi Level Metalization)공정으로 진행하고 있다. 그 결과 후속 패키지(package) 공정의 일환으로 진행되는 SWP(Surface wave plasma) 공정의 마스크 단계에서 척(chuck) 불안정이 발생하고 있다. 이러한 척 불안정 문제는 다중금속배선(MLM) 공정을 적용하면서 웨이퍼 와피지(warpage)의 변화로 인해 마스크 단계에서 노광 장치의 스캐너(scanner) 또는 스텝퍼(stepper)에서 웨이퍼 척의 진공 척킹(vacuum chucking)이 불안정하여 발생하고 있다. 이에 따라 셀 영역과 주변회로영역의 단차를 완화시키면서 웨이퍼 와피지(warpage)를 억제할 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 스토리지노드 절연막을 개선하여 셀 영역과 주변회로영역 사이의 단차를 완화하여 반도체 소자의 표면 균일도를 향상시키고, 웨이퍼 와피지를 개선할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변회로영역을 포함하는 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 실린더 타입의 스토리지노드 전극을 포함하는 캐패시터를 형성하는 단계; 상기 캐패시터 위에 제1 절연막을 증착하는 단계; 상기 제1 절연막 위에 상기 제1 절연막과 압축응력이 상이한 제2 절연막을 증착하는 단계; 상기 셀 영역의 제2 절연막을 노출시키는 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 마스크로 상기 노출된 셀 영역의 제2 절연막을 식각하여 제1 절연막을 노출시키는 단계; 상기 포토레지스트막 패턴을 제거하는 단계; 및 상기 노출된 셀 영역 및 주변회로영역에 평탄화 공정을 진행하여 상기 주변회로영역의 제2 절연막 을 식각하여 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 캐패시터를 형성하는 단계는, 상기 층간절연막 위에 스토리지노드 콘택홀이 형성된 스토리지노드 절연막을 형성하는 단계; 상기 스토리지노드 콘택홀 상에 분리된 스토리지노드 전극을 형성하는 단계; 상기 스토리지노드 절연막을 제거하여 상기 컨택플러그와 접하는 실린더 타입의 스토리지노드 전극을 형성하는 단계; 및 상기 스토리지노드 전극 위에 유전체막 및 플레이트 전극을 형성하는 단계를 포함할 수 있다.
상기 스토리지노드 절연막은 습식식각용액을 이용한 딥-아웃 공정으로 제거하는 것이 바람직하다.
상기 스토리지노드 전극은 에치백 또는 화학적기계적연마(CMP) 방법을 이용하여 분리할 수 있다.
상기 제1 절연막 및 제2 절연막은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막으로 형성하는 것이 바람직하다.
상기 제2 절연막은 상기 제1 절연막보다 낮은 압축응력으로 형성하는 것이 바람직하다.
상기 제1 절연막은 12000Å의 두께를 넘지 않는 두께로 증착하며, 상기 제2 절연막은 12000Å 내지 14000Å의 두께로 증착하는 것이 바람직하다.
상기 제1 절연막은 TEOS 물질을 5500sccm 내지 6500sccm의 유량으로 공급하고, 산소(O2) 가스를 14000sccm 내지 15000sccm의 유량으로 공급하며, 헬륨(He) 가 스를 7000sccm 내지 9000sccm의 유량으로 공급하면서 바이어스를 1500W 내지 2000W의 파워로 인가하여 형성하는 것이 바람직하다.
상기 제2 절연막은 TEOS 소스물질을 8000sccm 내지 11000sccm의 유량으로 공급하고, 산소(O2) 가스를 8500sccm 내지 9500sccm의 유량으로 공급하며, 헬륨(He) 가스를 7000sccm 내지 9000sccm의 유량으로 공급하면서 바이어스를 1000W 내지 1500W의 파워로 인가하여 형성하는 것이 바람직하다.
상기 제1 절연막을 증착하는 단계 및 제2 절연막을 증착하는 단계는 인-시츄(in-situ) 공정으로 진행하는 것이 바람직하다.
상기 셀 영역 및 주변회로영역에 진행하는 평탄화 공정은 화학적기계적연마(CMP)방법을 이용하여 진행할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 2 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 2를 참조하면, 반도체 기판 상에 워드라인(208) 및 비트라인(224)을 포함하는 하부 구조물이 형성되어 있다. 여기서 반도체 기판(200)은 소자분리막(202)에 의해 활성영역이 정의되어 있으며, 셀 영역(cell region, A) 및 주변회로영역 (peripheral region, B)을 포함한다.
구체적으로, 셀 영역(A) 및 주변회로영역(B)을 포함하는 반도체 기판(200) 상에 게이트 스택(204)을 포함하는 워드라인(208)이 형성되어 있다. 게이트 스택(204) 측면에는 스페이서막(206)이 형성되어 있다. 게이트 스택(204) 사이에는 비트라인(224) 또는 캐패시터와 연결되는 비트라인컨택(212) 및 스토리지노드컨택(210)을 포함하는 랜딩플러그(214)가 형성되어 있고, 랜딩플러그(214)가 형성된 영역을 제외한 나머지 영역에는 제1 층간절연막(216)이 형성되어 있다. 다음에 비트라인컨택(212)과 대응하여 배리어금속막(218), 비트라인 금속막(220) 및 하드마스크막(222)을 포함하는 비트라인(224)이 형성되어 있다. 다음에 반도체 기판(200)의 셀 영역(A)에는 비트라인(224) 위에 스토리지노드컨택(210)과 대응되어 이후 캐패시터와 연결시키는 컨택플러그(228)가 형성된 제2 층간절연막(226)이 형성되어 있고, 주변회로영역(B)에는 제2 층간절연막(226)이 비트라인(224)을 매립하여 형성되어 있다.
도 3을 참조하면, 셀 영역(A)에서 컨택플러그(228)의 일부 영역을 노출시키는 스토리지노드 콘택홀(232)이 형성된 스토리지노드 절연막(230)을 형성한다.
구체적으로, 컨택플러그(228)가 형성된 제2 층간절연막(226) 위에 스토리지노드 절연막(230)을 캐패시터가 형성될 높이로 증착한다. 여기서 스토리지노드 절연막(230)은 산화막으로 형성할 수 있다. 스토리지노드 절연막(230)은 주변회로영역(B) 상에도 소정 높이만큼 형성된다. 다음에 반도체 기판(200)의 주변회로영역(B)은 차단시키고, 셀 영역(A)은 노출시키는 제1 포토레지스트막 패턴(234)을 형성 한다. 계속해서 스토리지노드 절연막(230) 위에 하드마스크막을 증착 및 패터닝하여 스토리지노드 절연막(230)을 일부 노출시키는 하드마스크막 패턴을 형성한다. 다음에 하드마스크막 패턴을 마스크로 스토리지노드 절연막(230)을 선택적으로 식각하여 스토리지노드 콘택홀(232)을 형성한다. 이때, 주변회로영역(B)은 제1 포토레지스트막 패턴(234)에 의해 차단되어 있어 이러한 공정에 의해 영향을 받지 않는다. 그리고 하드마스크막 패턴은 제거한다. 이후 주변회로영역(B)의 제1 포토레지스트막 패턴(234)을 제거한다.
도 4를 참조하면, 스토리지노드 콘택홀(232) 및 스토리지노드 절연막(230) 위에 스토리지노드용 금속막(236)을 증착한다. 스토리지노드용 금속막(236)은 티타늄(Ti)을 포함하는 금속막을 이용하여 형성할 수 있다.
도 5를 참조하면, 스토리지노드용 금속막(236)을 분리하여 스토리지노드 전극(238)을 형성한다. 계속해서 스토리지노드 절연막(230)을 제거하는 딥-아웃(dip-out) 공정을 진행하여 전극이 외측 및 내측이 모두 노출되는 실린더 타입(cylinder typed)의 스토리지노드 전극(238)을 형성한다. 여기서 스토리지노드 전극(238)의 분리는 에치백(etch back) 또는 화학적기계적연마(CMP; Chemical Mechanical Polishing)공정을 이용하여 수행할 수 있다. 그리고 스토리지노드 절연막(230)을 제거하는 딥-아웃 공정은 산화막을 제거할 수 있는 습식식각용액을 이용하여 제거한다. 이러한 스토리지노드 절연막(230)을 제거하는 딥-아웃 공정에 의해 주변회로영역(B)의 스토리지노드 절연막(230)도 제거된다.
다음에 실린더 타입의 스토리지노드 전극(238) 위에 유전체막(240) 및 플레 이트 전극(242)을 순차적으로 형성하여 캐패시터(244)를 형성한다. 플레이트 전극(242)은 스토리지노드 전극(238) 및 유전체막(240)을 충분히 매립하는 두께로 형성한다. 그리고 플레이트 전극(242) 위에 캡핑막(246)을 형성한다.
도 6을 참조하면, 반도체 기판(200)의 셀 영역(A) 및 주변회로영역(B) 상에 높은 압축응력을 갖는 제1 절연막(248)을 증착한다. 여기서 제1 절연막(248)은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막으로 8000Å 내지 11000Å의 두께로 형성하며, 바람직하게는 10000Å의 두께로 증착한다.
이러한 제1 절연막(248)은 먼저, 반도체 기판(200)을 증착 챔버 내에 로딩한다. 다음에 증착 장비 내에 소스 물질로서 TEOS 물질을 5500sccm 내지 6500sccm의 유량으로 공급하고, 산소(O2) 가스를 14000sccm 내지 15000sccm의 유량으로 공급한다. 이와 함께 헬륨(He) 가스를 7000sccm 내지 9000sccm의 유량으로 공급하면서 고주파(HF; High Frequency)의 바이어스를 1500W 내지 2000W의 파워로 인가한다. 이와 같은 공정 조건으로 증착되는 제1 절연막(248)은 높은 압축응력(compress stress), 예를 들어 -3E9kg/㎠의 압축응력 값을 나타낸다.
반도체 기판(200)의 셀 영역(A) 및 주변회로영역(B) 상에 형성된 제1 절연막(248)을 형성하는 과정에서, 산소(O2) 가스는 종래 산화막을 형성하는 경우보다 높은 유량으로 공급하며, 바이어스 파워 또한 높은 파워로 인가한다. 이때, 높은 산소(O2) 가스 유량 및 바이어스 파워를 이용함에 따라 제1 절연막(248)이 12000Å의 두께 이상으로 증착하게 되면 파티클(particle)이 급격하게 증가하여 소자 특성이 저하되고, 불량이 발생할 수 있다. 따라서 제1 절연막(248)은 12000Å를 넘지 않도록 증착한다.
도 7을 참조하면, 제1 절연막(248) 위에 제1 절연막(248)보다 낮은 압축응력을 갖는 제2 절연막(250)을 증착한다. 여기서 제2 절연막(250)은 PETEOS 산화막으로 12000Å 내지 14000Å의 두께로 증착한다.
이러한 제2 절연막(250)은 제1 절연막(248)이 형성된 증착 챔버 내에 소스 물질로서 TEOS 소스물질을 8000sccm 내지 11000sccm의 유량으로 공급하고, 산소(O2) 가스를 8500sccm 내지 9500sccm의 유량으로 공급한다. 이와 함께 헬륨(He) 가스를 7000sccm 내지 9000sccm의 유량으로 공급하면서 고주파(HF; High Frequency)의 바이어스를 1000W 내지 1500W의 파워로 인가한다. 이와 같은 공정 조건으로 증착되는 제2 절연막(250)은 제1 절연막(248)보다 낮은 압축응력, 예를 들어 -2E8의 압축응력 값을 나타낸다.
제1 절연막(248) 위에 형성되는 제2 절연막(250)은 제1 절연막(248)보다 상대적으로 낮은 산소(O2) 가스 유량 및 바이어스 파워를 이용하여 형성한다. 이에 따라 12000Å 이상의 두께로 증착하더라도 파티클이 증가하지 않는다. 또한, TEOS 소스물질을 8000sccm 내지 11000sccm의 유량의 높은 비율로 공급하기 때문에 증착 속도가 매우 빠르다. 이러한 제1 절연막(248) 및 제2 절연막(250)을 증착하는 공정은 하나의 챔버에서 인-시츄(in-situ)로 진행하는 것이 바람직하다.
압축응력은 재료가 압축력을 받았을 때 그 단면에 대해서 수직방향으로 생기 는 응력으로서 종래 웨이퍼 와피지(warpage)의 변화로 인해 마스크 단계에서 노광 장치에서 웨이퍼 척이 불안정하여 발생되는 문제를 개선하기 위해 캐패시터(244)를 형성한 이후 증착하는 층간절연막을 압축응력이 높은 막으로 형성하고 있다. 그러나 압축응력이 높은 막은 높은 바이어스 파워와 증착 가스에서 산소 가스의 비율을 높이는 공정 조건을 이용하여 형성하므로 파티클(particle)이 발생하는 문제가 있다. 특히 압축응력이 높은 막을 12000Å 이상의 두께로 증착하게 되면 파티클이 급격하게 증가하게 된다. 이에 따라 본 발명의 실시예에서는 캐패시터 이후의 층간절연막을 압축응력이 높은 제1 절연막(248) 및 압축응력이 낮은 제2 절연막(250)으로 형성하여 파티클이 발생하는 것을 방지할 수 있다.
도 8을 참조하면, 반도체 기판(200) 상에 포토레지스트막을 도포 및 패터닝하여 셀 영역(A)은 노출시키면서 주변회로영역(B)은 차단시키는 제2 포토레지스트막 패턴(252)을 형성한다.
도 9를 참조하면, 제2 포토레지스트막 패턴(252)을 마스크로 셀 영역(A)의 제1 절연막(250)을 식각하여 단차를 완화시키는 평탄화 공정을 진행한다. 이러한 평탄화 공정에 의해 셀 영역(A)의 제2 절연막(250)을 노출된 표면으로부터 12000Å 내지 15000Å의 두께만큼 식각한다. 이에 따라 셀 영역(A)의 제2 절연막(250), 즉, 제1 절연막(248)보다 낮은 압축응력을 갖는 PETEOS 산화막은 거의 제거된다. 이때, 평탄화 공정은 화학적기계적연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 진행할 수 있다. 다음에 제2 포토레지스트막 패턴(252)을 통상의 스트립(strip) 공정을 이용하여 제거한다.
도 10을 참조하면, 노출된 셀 영역(A)의 제1 절연막(248) 및 주변회로영역(B) 상에 평탄화 공정을 진행한다. 평탄화 공정은 에치백(etch back) 또는 화학적기계적연마(CMP)방법을 이용하여 진행할 수 있다.
그러면 셀 영역(A)의 제1 절연막(248)이 평탄화되는 동안 주변회로영역(B)의 제2 절연막(250)도 거의 제거되면서 셀 영역(A) 및 주변회로영역(B)에는 높은 압축응력을 갖는 제1 절연막(248)만 남게 된다. 이에 따라 웨이퍼 와피지(warpage)가 이후 패키징 공정에서 척킹(chucking)이 가능한 레벨까지 줄어들어 후속 공정을 진행할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 의하면, 캐패시터 이후의 층간절연막을 압축응력이 높은 절연막을 이용하여 셀 영역과 주변회로영역의 단차를 완화할 수 있다. 캐패시터 이후의 층간절연막을 제1 절연막 및 압축응력이 낮은 제2 절연막의 이중막으로 형성하여 파티클이 발생하는 것을 방지할 수 있다. 또한, 압축응력이 높은 절연막을 이용하여 웨이퍼 와피지 현상을 개선할 수 있다.

Claims (12)

  1. 셀 영역 및 주변회로영역을 포함하는 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 실린더 타입의 스토리지노드 전극을 포함하는 캐패시터를 형성하는 단계;
    상기 캐패시터가 형성된 셀 영역 및 주변회로영역 상에 제1 절연막을 증착하는 단계;
    상기 제1 절연막 위에 상기 제1 절연막과 동일한 물질이면서 압축응력이 상기 제1 절연막보다 낮은 제2 절연막을 인-시츄 공정으로 증착하는 단계;
    상기 셀 영역의 제2 절연막을 노출시키는 포토레지스트막 패턴을 형성하는 단계;
    상기 포토레지스트막 패턴을 마스크로 상기 노출된 셀 영역의 제2 절연막을 식각하여 제1 절연막을 노출시키는 단계;
    상기 포토레지스트막 패턴을 제거하는 단계; 및
    상기 노출된 셀 영역 및 주변회로영역에 평탄화 공정을 진행하여 상기 주변회로영역의 제2 절연막을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 캐패시터를 형성하는 단계는,
    상기 층간절연막 위에 스토리지노드 콘택홀이 형성된 스토리지노드 절연막을 형성하는 단계;
    상기 스토리지노드 콘택홀 상에 분리된 스토리지노드 전극을 형성하는 단계;
    상기 스토리지노드 절연막을 제거하여 상기 컨택플러그와 접하는 실린더 타입의 스토리지노드 전극을 형성하는 단계; 및
    상기 스토리지노드 전극 위에 유전체막 및 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 스토리지노드 절연막은 습식식각용액을 이용한 딥-아웃 공정으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제2항에 있어서,
    상기 스토리지노드 전극은 에치백 또는 화학적기계적연마(CMP) 방법을 이용하여 분리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1 절연막 및 제2 절연막은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 절연막은 12000Å의 두께를 넘지 않는 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1 절연막은 TEOS 물질을 5500sccm 내지 6500sccm의 유량으로 공급하고, 산소(O2) 가스를 14000sccm 내지 15000sccm의 유량으로 공급하며, 헬륨(He) 가스를 7000sccm 내지 9000sccm의 유량으로 공급하면서 바이어스를 1500W 내지 2000W의 파워로 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 제2 절연막은 12000Å 내지 14000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 제2 절연막은 TEOS 소스물질을 8000sccm 내지 11000sccm의 유량으로 공 급하고, 산소(O2) 가스를 8500sccm 내지 9500sccm의 유량으로 공급하며, 헬륨(He) 가스를 7000sccm 내지 9000sccm의 유량으로 공급하면서 바이어스를 1000W 내지 1500W의 파워로 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 삭제
  12. 제1항에 있어서,
    상기 셀 영역 및 주변회로영역에 진행하는 평탄화 공정은 화학적기계적연마(CMP)방법을 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070065857A 2007-06-29 2007-06-29 반도체 소자의 제조방법 KR100869851B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070065857A KR100869851B1 (ko) 2007-06-29 2007-06-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070065857A KR100869851B1 (ko) 2007-06-29 2007-06-29 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100869851B1 true KR100869851B1 (ko) 2008-11-21

Family

ID=40284596

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070065857A KR100869851B1 (ko) 2007-06-29 2007-06-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR100869851B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050001531A (ko) * 2003-06-25 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR20050067478A (ko) * 2003-12-29 2005-07-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20060077480A (ko) * 2004-12-30 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 절연막의 평탄화 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050001531A (ko) * 2003-06-25 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법
KR20050067478A (ko) * 2003-12-29 2005-07-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20060077480A (ko) * 2004-12-30 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 절연막의 평탄화 방법

Similar Documents

Publication Publication Date Title
US6972262B2 (en) Method for fabricating semiconductor device with improved tolerance to wet cleaning process
US8637364B2 (en) Semiconductor device and method of manufacturing the same
US9209193B2 (en) Method of manufacturing device
JP4711658B2 (ja) 微細なパターンを有する半導体装置の製造方法
KR100375221B1 (ko) 스토리지 노드 형성방법
KR100744672B1 (ko) 반도체 소자의 콘택홀 형성 방법
KR20020037684A (ko) 반도체 장치의 제조방법
US20080160759A1 (en) Method for fabricating landing plug contact in semiconductor device
KR100465865B1 (ko) 반도체메모리장치의 스토리지노드 전극 제조방법
US7371636B2 (en) Method for fabricating storage node contact hole of semiconductor device
US20050272245A1 (en) Method for forming contact plug of semiconductor device
KR100869851B1 (ko) 반도체 소자의 제조방법
KR20080045960A (ko) 반도체 소자의 랜딩플러그 형성방법
KR100695431B1 (ko) 반도체 소자의 컨택홀 형성방법
JP2006148052A (ja) 半導体素子の格納電極形成方法
US11997845B2 (en) Method for manufacturing semiconductor structure and semiconductor structure
KR20070056672A (ko) 반도체 소자의 층간 절연막 패턴 형성 방법
JP2008198713A (ja) 半導体装置の製造方法
KR100696774B1 (ko) 반도체소자의 캐패시터 형성방법
KR100695417B1 (ko) 미세 패턴 형성이 가능한 반도체 장치 제조 방법
KR100609531B1 (ko) 반도체소자의 캐패시터 형성방법
KR100596836B1 (ko) 반도체소자의 형성방법
KR20230131101A (ko) 반도체 구조의 제조 방법 및 반도체 구조
KR100884345B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20050116665A (ko) 반도체 소자의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee