KR20010093006A - 웨이퍼 에지 처리 방법 - Google Patents
웨이퍼 에지 처리 방법 Download PDFInfo
- Publication number
- KR20010093006A KR20010093006A KR1020000015803A KR20000015803A KR20010093006A KR 20010093006 A KR20010093006 A KR 20010093006A KR 1020000015803 A KR1020000015803 A KR 1020000015803A KR 20000015803 A KR20000015803 A KR 20000015803A KR 20010093006 A KR20010093006 A KR 20010093006A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- wafer
- eew
- insulating layer
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
- G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
- G03F7/2026—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure for the removal of unwanted material, e.g. image or background correction
- G03F7/2028—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure for the removal of unwanted material, e.g. image or background correction of an edge bead on wafers
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/16—Coating processes; Apparatus therefor
- G03F7/168—Finishing the coated layer, e.g. drying, baking, soaking
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 제조 방법 중 실리콘 웨이퍼의 에지에서 발생되는 결함 소스를 제거하는 방법을 개시한다. 희생 산화막 증착 후에 웨이퍼 에지를 선택적으로 식각하는 공정을 도입한다. 이렇게 함으로써 웨이퍼 에지 지역에 존재하는 실리콘 질화막 결함 소스를 완전히 제거하여 후속 리프트 오프 공정에서 전혀 결함 리프팅이 없게 되며, 궁극적으로는 결함으로 인한 수율저하를 방지할 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로써, 좀 더 구체적으로 웨이퍼 에지 처리 방법에 관한 것이다.
반도체 메모리 셀(memory cell)의 커패시터(capacitor)로서 적정한 정전용량(capacitance)을 확보하기 위해 여러가지 커패시터 구조가 제안되었다. 커패시터 표면적을 증가시키는 방법으로 스택형(stack type) 구조보다실린더형(cylinder type) 구조가 고용량, 고집적화 메모리의 구조로 각광을 받고 있다.
실린더형 구조는 희생산화막을 도입하게 되는데, 사진 공정과 식각 공정을 거치면서 웨이퍼 에지(wafer edge) 부위의 포토레지스트막(photoresist layer)의 두께와 프로파일(profile)은 도 1a를 보는 바와 같이 상기 웨이퍼 내부와 상당히 다른 구조를 갖는다. 즉, 사진 공정 작업시 상기 웨이퍼 에지에서 사이드 린스(side rinse) 처리 또는 EEW(Edge Exposure of Wafer) 처리를 수행함으로써 상기 웨이퍼 에지의 포토레지스트막을 제거한다. 이 때, 상기 웨이퍼 내부의 포토레지스트막의 두께보다 사이드 린스 라인(line) 또는 EEW 라인 부근에서 존재하게 된다. 이후 희생산화막의 홀(hole) 식각 공정에서 상기 웨이퍼 에지 부위가 노출되어 있기 때문에 상기 웨이퍼 에지에서 도 1b에서 보듯이 상기 희생산화막과 식각저지막이 식각된다. 그러나, 상기 식각저지막이 완전히 식각되지 않아 잔유물이 남게 된다.
상기와 같이 식각저지막의 잔유물은 커패시터의 스토리지 전극 물질 증착과 스토리지 노드(storage node) 분리 공정을 비롯한 후속 공정을 거치게 되면서 심하게 어택(attack)을 받게 된다. 상기 희생 산화막을 제거하는 리프트 오프(lift off) 공정에서 상기 잔유물들이 떨어져 나와 웨이퍼 내부로 흘러 들어간다. 이러한 잔유물은 파티클(particle)로서 작용하여 후속 공정에 결함 요인이 된다. 결과적으로 웨이퍼의 불량을 초래하여 수율(yield)을 저하시킬 수 있다.
본 발명의 목적은 웨이퍼 에지에서 발생하는 결함 요인을 제거할 수 있는 웨이퍼 에지 처리 방법을 제공하는 것이다.
도 1a 및 도 1b는 종래의 문제점을 보여주는 단면도; 및
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 웨이퍼 에지 처리 방법을 순차적으로 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
200 : 웨이퍼 202 : 제 1 절연막
204 : 식각저지막 206 : 제 2 절연막
208 : 반사방지막 210 : 제 1 포토레지스트막
216 : 제 2 포토레지스트막
상술한 목적을 달성하기 위한 본 발명에 의하면, 웨이퍼 에지 처리 방법은 반도체 웨이퍼 상에 제 1 절연막을 형성한다. 상기 반도체 웨이퍼의 에지에 형성된 상기 제 1 절연막을 식각한다. 상기 반도체 웨이퍼 전면에 식각 저지막을 형성한다. 상기 식각 저지막 상에 제 2 절연막을 형성한다. 상기 제 2 절연막 상에 반사방지막을 형성한다. 상기 반사방지막 상에 제 1 포토레지스트막을 형성한다. 상기 제 1 포토레지스트막을 EEW 처리한다. 상기 제 1 포토레지스트막을 식각마스크로 사용하여 상기 반도체 웨이퍼 표면이 노출될 때까지 상기 반사방지막, 제 2 절연막 및 제 1 절연막을 식각한다. 상기 제 1 포토레지스트막을 제거한다. 상기 반도체 웨이퍼 전면에 제 2 포토레지스트막을 형성한다. 상기 제 2 포토레지스트막을 EEW처리한다.
(실시예)
도 2a 내지 도 2c를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 웨이퍼 에지 처리 방법은 제 1 포토레지스트막을 사용하여 웨이퍼 에지를 처리하고 제 2 포토레지스트막을 사용하여 스토리지 노드용 홀을 형성한다.
도 2a 내지 도 2c는 본 발명의 바람직한 실시예에 따른 웨이퍼 에지 처리 방법을 순차적으로 보여주는 단면도이다.
도 2a를 참조하면, 반도체 웨이퍼(200) 상에 제 1 절연막(202)을 형성한다. 상기 제 1 절연막(202)은 화학기상증착(CVD:Chemical Vapor Deposition) 방식에 의한 USG(Undoped Silicate Glass)로 형성한다. 도면에 도시되어 있지는 않지만, 상기 제 1 절연막(202) 내에는 게이트 전극 패턴(gate electrode pattern)과 비트라인(bit line)과 스토리지 콘택 플러그(storage contact plug) 등이 형성되어 있다.
상기 반도체 웨이퍼(200) 에지(edge) 영역에 형성된 상기 제 1 절연막(202)을 식각하여 제거한다. 상기 제 1 절연막(2002)을 포함하여 상기 반도체 웨이퍼(200) 전면에 식각 저지막(204)을 형성한다. 상기 식각 저지막(204)은 실리콘 질화막 또는 실리콘옥시나이트라이드를 사용하여 형성한다. 상기 식각 저지막(204) 상에 제 2 절연막(206)을 형성한다. 상기 제 2 절연막(206)은 화학기상증착(CVD) 방식에 의한 산화막을 사용한다. 상기 제 2 절연막(206)은 실린더형 커패시터의 스토리지 노드(storage node)를 형성하기 위한 희생절연막으로 사용된다. 상기 제 2 절연막(206) 상에 반사방지막(Anti-Reflective layer, 208)을 형성한다. 상기 반사방지막(208)은 노광시 난반사를 방지하여 선명한 패턴을 형성할 수 있도록 한다. 상기 반사방지막(208) 상에 제 1 포토레지스트막(210)을 형성한다. 상기 제 1 포토레지스트막(210)을 EEW(Edge Exposure of Wafer) 처리한다. 즉, 상기 반도체 웨이퍼(200) 에지 부근의 상기 제 1 포토레지스트막(210)을 제거하여 EEW 라인(214)을 형성한다. 이 때, 상기 스토리지 노드 형성시 스토리지 노드 형성용 포토레지스트에 적용하던 EEW 라인(line)보다는 반도체 웨이퍼의 내부로 더 들어가서 EEW 라인을 형성한다. 그러나, 상기 제 1 절연막(206)보다 더 내부에EEW 라인을 형성할 수는 없다. 스토리지 노드 형성시 EEW 라인은 웨이퍼 에지에서 안쪽으로 약 1.1mm 내지 3mm 정도이다.
도 2b를 참조하면, 상기 제 1 포토레지스트막(210)을 식각 마스크로 사용하여 상기 반사방지막, 제 2 절연막 및 식각저지막(208, 206, 204)을 식각한다. 상기 웨이퍼의 가장자리 표면이 노출되어 상기 웨이퍼에 EEW 라인이 형성된다.
상기 제 1 포토레지스트막(210)을 제거한다. 이렇게 해서 결함 소스(defect source)인 상기 웨이퍼 에지의 식각 저지막인 실리콘 질화막을 제거할 수 있다. 이를 나타낸 것이 도 2b이다. 상기 제 2 절연막(206) 증착 후에 포토레지스트 에지 처리를 해도 같은 효과를 얻을 수 있으나, 상기 무기 반사방지막(208)이 스토리지 전극 형성용 홀 식각(hole etch)에서 스페이서(spacer) 형태로 남아서 후속 리프트 오프(lift off) 공정에서 리프팅(lifting) 될 수 있다. 또한, 실리콘 기판 뒷면에서의 리프팅 우려가 있으므로, 포토레지스트 에지 처리 후 식각을 습식이 아닌 건식으로 진행하는 것이 바람직할 수 있다.
도 2c를 참조하면, 제 2 포토레지스트막(216)을 형성한다. 도면에서는 도시되지 않았지만 이후로 스토리지 전극을 형성하기 위해 상기 제 2 절연막(206) 내에 홀 식각을 한다. 상기 무기 반사방지막 형성 후 상기 제 2 포토레지스트막(216)의 에지 처리를 적용함으로써 상기 웨이퍼 에지의 식각 저지막인 실리콘 질화막을 제거했기 때문에 종래 기술을 적용한 도 1b와는 달리 홀 식각에 의해서 어택 받는 레이어(layer)가 사라지게 된다. 이렇게 해서 본 발명에서는 결함 소스인 상기 웨이퍼 에지의 식각저지막인 실리콘 질화막을 제거함으로써 수율상승을 가져올 수 있다.
본 발명은 웨이퍼 에지에서 발생하는 결함 요인을 제거함으로써 파티클을 제거할 수 있고 수율저하를 방지할 수 있는 효과가 있다.
Claims (3)
- 반도체 웨이퍼 상에 제 1 절연막을 형성하는 단계;상기 반도체 웨이퍼의 에지에 형성된 상기 제 1 절연막을 식각하는 단계;상기 반도체 웨이퍼 전면에 식각 저지막을 형성하는 단계;상기 식각 저지막 상에 제 2 절연막을 형성하는 단계;상기 제 2 절연막 상에 반사방지막을 형성하는 단계;상기 반사방지막 상에 제 1 포토레지스트막을 형성하는 단계;상기 제 1 포토레지스트막을 EEW 처리하는 단계;상기 제 1 포토레지스트막을 식각마스크로 사용하여 상기 반도체 웨이퍼 표면이 노출될 때까지 상기 반사방지막, 제 2 절연막 및 제 1 절연막을 식각하는 단계;상기 제 1 포토레지스트막을 제거하는 단계;상기 반도체 웨이퍼 전면에 제 2 포토레지스트막을 형성하는 단계; 및상기 제 2 포토레지스트막을 EEW처리하는 단계를 포함하는 웨이퍼 에지 처리 방법.
- 제 1 항에 있어서,상기 제 2 포토레지스트막 EEW 라인이 상기 제 1 포토레지스트막 EEW 라인 보다 상기 반도체 웨이퍼의 에지에 더 가까운 것을 특징으로 하는 웨이퍼 에지 처리 방법.
- 제 1 항에 있어서,상기 제 1 포토레지스트막 제거시 상기 반사방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 에지 처리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000015803A KR20010093006A (ko) | 2000-03-28 | 2000-03-28 | 웨이퍼 에지 처리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000015803A KR20010093006A (ko) | 2000-03-28 | 2000-03-28 | 웨이퍼 에지 처리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010093006A true KR20010093006A (ko) | 2001-10-27 |
Family
ID=19659249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000015803A KR20010093006A (ko) | 2000-03-28 | 2000-03-28 | 웨이퍼 에지 처리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010093006A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101155843B1 (ko) * | 2004-09-03 | 2012-06-20 | 램 리써치 코포레이션 | 균일성 제어에 의한 에칭 |
| CN101877306B (zh) * | 2009-04-30 | 2014-12-17 | 海力士半导体有限公司 | 通过曝光工艺在晶片上制造图案的方法 |
| US10008389B2 (en) | 2016-05-09 | 2018-06-26 | Samsung Electronics Co., Ltd. | Methods of manufacturing vertical memory devices at an edge region |
-
2000
- 2000-03-28 KR KR1020000015803A patent/KR20010093006A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101155843B1 (ko) * | 2004-09-03 | 2012-06-20 | 램 리써치 코포레이션 | 균일성 제어에 의한 에칭 |
| CN101877306B (zh) * | 2009-04-30 | 2014-12-17 | 海力士半导体有限公司 | 通过曝光工艺在晶片上制造图案的方法 |
| US10008389B2 (en) | 2016-05-09 | 2018-06-26 | Samsung Electronics Co., Ltd. | Methods of manufacturing vertical memory devices at an edge region |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010093006A (ko) | 웨이퍼 에지 처리 방법 | |
| US6613680B2 (en) | Method of manufacturing a semiconductor device | |
| KR20090016813A (ko) | 반도체 소자의 제조방법 | |
| KR100545862B1 (ko) | 웨이퍼 엣지에서의 리프팅 제어 방법 | |
| KR100327425B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR100353530B1 (ko) | 반도체 소자의 제조방법 | |
| KR100489536B1 (ko) | 반도체 플래시 메모리 셀 제조 방법 | |
| KR100336748B1 (ko) | 반도체소자의 게이트 형성방법 | |
| KR20060104398A (ko) | 반도체 소자의 제조 방법 | |
| KR100291190B1 (ko) | 반도체 기억소자 제조방법 | |
| KR100265340B1 (ko) | 반도체소자 제조방법 | |
| KR100466208B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100507365B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100607760B1 (ko) | 반도체 소자의 식각 챔버 클리닝 방법 | |
| KR101063861B1 (ko) | 반도체 소자의 플러그 폴리 패드 형성방법 | |
| KR20050071115A (ko) | 반도체 제조 공정에서 에칭 얼룩 제거방법 | |
| KR100526470B1 (ko) | 플래쉬 메모리의 게이트 형성방법 | |
| KR100807521B1 (ko) | 반도체 소자 제조 방법 | |
| US8846528B2 (en) | Method of modifying a low k dielectric layer having etched features and the resulting product | |
| KR100838483B1 (ko) | 반도체 소자의 게이트 식각방법 | |
| KR100779399B1 (ko) | 반도체 소자의 제조방법 | |
| KR20080084280A (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR20040039776A (ko) | 반도체소자의 게이트전극 형성방법 | |
| KR20020002568A (ko) | 포토레지스트의 제거 방법 | |
| KR20020049344A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |