KR101155843B1 - 균일성 제어에 의한 에칭 - Google Patents

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Abstract

웨이퍼상에 반도체 디바이스를 형성하는 방법이 제공된다. 에칭층은 웨이퍼 위에 형성된다. 포토레지스트 마스크는 에칭층 위에 형성된다. 포토레지스트 마스크는 웨이퍼의 외측 에지 주위에서만 제거되어 웨이퍼의 외측 에지 주위의 에칭층을 노출시킨다. 탄소 및 수소 함유 종을 포함하는 증착 가스가 제공된다. 플라즈마는 증착 가스로부터 형성된다. 폴리머층은 웨이퍼의 외측 에지 주위의 노출된 에칭층상에 증착되고, 이 폴리머는 증착 가스로부터의 플라즈마로부터 형성된다. 포토레지스트 마스크 및 웨이퍼의 외측 에지 주위의 노출된 에지층상에 증착된 폴리머를 소비하며, 에칭층이 포토레지스트 마스크를 통해 에칭된다.
증착, 웨이퍼

Description

균일성 제어에 의한 에칭{ETCH WITH UNIFORMITY CONTROL}
발명의 배경
본 발명은 반도체-기반 디바이스의 제조에 관한 것이다. 더 상세하게는, 본 발명은 에칭된 층을 가진 반도체-기반 디바이스를 제조하는 개선된 기술에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피쳐는 공지된 패터닝 및 에칭 프로세스를 사용하여 웨이퍼에서 규정된다. 이들 프로세스들에서, 웨이퍼 상에 포토레지스트 (PR) 재료가 증착되고 레티클 (reticle) 에 의해 필터링된 광에 노출된다. 레티클은 일반적으로, 레티클을 통해 전파하는 광을 차단하는 전형적인 피쳐 지오메트리로 패터닝된 유리판이다.
레티클을 통과한 이후, 광은 포토레지스트 재료의 표면에 접한다. 광은 현상액이 포토레지스트 재료의 일부를 제거할 수 있도록 포토레지스트 재료의 화학 조성을 변화시킨다. 포지티브 포토레지스트 재료의 경우에는, 노출된 영역이 제거되고, 네거티브 포토레지스트 재료의 경우에는, 노출되지 않은 영역이 제거된다. 이후, 웨이퍼가 에칭되어, 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역으로부터 언더라잉 재료를 제거하여, 웨이퍼에서 원하는 피쳐를 규정한다.
다양한 종류의 포토레지스트가 알려져 있다. 193 nm 포토레지스트 및 157 nm 포토레지스트 및 더 작은 종류의 포토레지스트가 더 작은 디바이스 사이즈 및 증가된 디바이스 밀도를 제공하기 위해 요구되었다. 193 nm 및 157 nm 포토레지스트는 더 소프트할 수도 있고 폴리머 재료일 수도 있다.
발명의 요약
앞서 말한 목적 및 다른 목적들을 달성하기 위해, 그리고 본 발명의 목적에 따라 웨이퍼 상에 반도체 디바이스들을 형성하는 방법이 제공된다. 웨이퍼 위에 에칭층이 형성된다. 에칭층 위에 포토레지스트 마스크가 형성된다. 웨이퍼의 외측 에지 주위에서만 포토레지스트 마스크가 제거되어 웨이퍼의 외측 에지 주위에서 에칭층을 노출시킨다. 탄소 및 수소 함유 종을 포함하는 증착 가스가 제공된다. 증착 가스로부터 플라즈마가 형성된다. 웨이퍼의 외측 에지 주위의 노출된 에칭층 상에 폴리머층이 증착되고, 이 폴리머는 증착 가스로부터의 플라즈마로부터 형성된다. 웨이퍼의 외측 에지 주위의 노출된 에지층 상에 증착된 폴리머 및 포토레지스트 마스크를 소모하면서, 포토레지스트 마스크를 통해 에칭층이 에칭된다.
본 발명의 이들 및 다른 특징들이 본 발명의 상세한 설명 및 다음의 도면과 함께 이하 더욱 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은 예시적인 방법으로 설명될 뿐 제한하는 방식이 아니고, 첨부 도면들의 형상에서 동일한 참조 번호들은 유사한 구성 요소들을 가리킨다.
도 1 은 본 발명의 실시형태에서 사용되는 프로세스의 흐름도이다.
도 2a 내지 도 2d 는 도 1 의 프로세스에 따라 프로세싱된 웨이퍼의 개략적 인 측면도이다.
도 3 은 본 발명의 실시형태에서 사용될 수도 있는 프로세스 챔버의 개략도이다.
도 4a 및 도 4b 는 제어기로서 사용될 수도 있는 컴퓨터 시스템의 개략도이다.
도 5 는 에칭층을 노출시키도록 웨이퍼의 외측 에지 주위에서 포토레지스트 마스크가 제거된 웨이퍼의 상면도이다.
바람직한 실시형태의 상세한 설명
본 발명을 첨부된 도면들에 도시된 바와 같이 본 발명의 일부 바람직한 실시 형태들을 참조하여 상세한 설명에서 설명한다. 다음 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 명확한 상세한 설명이 제시되었다. 그러나, 본 발명은 이러한 명확한 상세한 설명들 일부 또는 모두 없이도 실행될 수도 있음이 당업자에게 명백하다. 다른 예들로, 무익하게 본 발명이 불명료하게 되지 않도록, 잘 알려진 프로세스 단계들 및/또는 구조들은 상세하게 설명하지 않았다.
이해를 돕기 위해, 도 1 은 본 발명의 실시형태에서 사용되는 프로세스의 하이 레벨 흐름도이다. 웨이퍼 위에 에칭층이 형성된다 (단계 104). 도 2a 는 웨이퍼 (204) 의 외측 에지 (206) 에서의 웨이퍼 (204) 의 단면도이다. 웨이퍼 (204) 위에 에칭층 (208) 이 형성된다 (단계 104). 에칭층은 도전층 또는 유전층일 수도 있다. 에칭층 (208) 위에 포토레지스트 마스크 (212) 가 형성된다 (단계 108). 이 실시형태에서, 포토레지스트 마스크 (212) 가 형성되기 이전에, 에칭층 (208) 위에 BARC 와 같은 반사 방지 코팅 (ARC; 210) 이 배치되어, 에칭층 (208) 과 포토레지스트 마스크 (212) 사이에 ARC (210) 가 존재하도록 한다. 에칭층 (208) 과 포토레지스트 마스크 (212) 사이에 다른 층들이 배치될 수도 있다.
도 2b 에 도시된 바와 같이, 웨이퍼의 외측 에지 주위의 포토레지스트 마스크가 제거되어 (단계 112), 웨이퍼의 외측 에지 주위에서 에칭층을 노출시킨다. 이 실시형태에서, 웨이퍼의 외측 에지 주위에서 에칭층을 노출시키도록, 웨이퍼의 외측 에지 주위의 에칭층 위 (216) 의 모든 유기 재료가 제거되며, 따라서 유기 BARC (210) 도 또한 제거된다. 도 5 는 에칭층 (208) 을 노출시키도록 웨이퍼의 외측 에지 주위에서 포토레지스트 마스크 (212) 가 제거된 웨이퍼 (204) 의 상면도이다. 일반적으로, 필링 (peeling) 으로부터의 입자의 소스를 제거하기 위해 포토레지스트 및 BARC 와 같은 유기 재료의 2 mm 내지 3 mm 가 웨이퍼의 외측 에지 주위로부터 제거된다.
바람직한 실시형태에서, 에칭 챔버 내에 웨이퍼 (204) 가 배치된다 (단계 114). 도 3 은 이 예에서 사용될 수도 있는, 층을 증착하고, 에칭하고, 스트리핑하는데 사용될 수도 있는 플라즈마 프로세싱 챔버 (300) 의 개략도이다. 플라즈마 프로세싱 챔버 (300) 는 한정링 (confinement ring; 302) 들, 상부 전극 (304), 하부 전극 (308), 가스 소스 (310), 및 배출 펌프 (320) 를 포함한다. 플라즈마 프로세싱 챔버 (300) 내에서, 하부 전극 (308) 상에 웨이퍼 (204) 가 배치된다. 하부 전극 (308) 은 웨이퍼 (204) 를 홀딩하는 적당한 기판 처킹 (chucking) 메커니즘 (예를 들어, 정전, 기계적인 클램핑 등) 을 포함한다. 리액터 상부 (328) 는 하부 전극 (308) 과 직접 대향하여 배치된 상부 전극 (304) 을 포함한다. 상부 전극 (304), 하부 전극 (308), 한정링들 (302) 은 한정된 플라즈마 볼륨을 규정한다. 가스 소스 (310) 에 의해 한정된 플라즈마 볼륨에 가스가 공급되고, 배출 펌프 (320) 에 의해 배출 포트 및 한정링들 (302) 을 통해 한정된 플라즈마 볼륨으로부터 배출된다. 제 1 RF 소스 (344) 는 상부 전극 (304) 에 전기적으로 접속된다. 제 2 RF 소스 (348) 는 하부 전극 (308) 에 전기적으로 접속된다. 챔버 벽 (352) 은 한정링 (302), 상부 전극 (304), 및 하부 전극 (308) 을 둘러싼다. 제 1 RF 소스 (344) 및 제 2 RF 소스 (348) 는 27 MHz 전력원 및 2 MHz 전력원을 포함할 수도 있다. RF 전력을 전극에 접속시키는 것의 다른 조합이 가능하다. 본 발명의 바람직한 실시형태에서 사용될 수도 있는, 캘리포니아 프리몬트의 램 리써치 코포레이션TM에 의해 제작된 2300 FlexTM 또는 Exelan HTP 또는 2300TM Exelan 의 경우에, 27 MHz 및 2 MHz 전력원 양자가 하부 전극에 접속된 제 2 RF 전력원 (348) 을 구성하고, 하부 전극은 접지된다. 제어기 (335) 는 FR 소스 (344, 348), 배출 펌프 (320), 및 가스 소스 (310) 에 제어가능하게 접속된다.
도 4a 및 도 4b 는 본 발명의 실시형태에 사용되는 제어기 (335) 를 구현하는데 적당한 컴퓨터 시스템 (800) 을 도시한다. 도 4a 는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 도시한다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 배선 회로 보드, 및 소형 핸드헬드 디바이스부터 대형의 슈퍼 컴퓨터까지의 다수의 물리적인 형태들을 가질 수도 있다. 컴퓨터 시스템 (800) 은 모니터 (802), 디스플레이 (804), 하우징(806), 디스크 드라이브 (808), 키보드 (810), 및 마우스 (812) 를 포함한다. 디스크 (814) 는 컴퓨터 시스템 (800) 으로 데이터를 전송하고 컴퓨터 시스템 (800) 으로부터 데이터를 전송하는데 사용되는 컴퓨터 판독가능 매체이다.
도 4b 는 컴퓨터 시스템 (800) 에 대한 블록도의 예이다. 시스템 버스 (820) 에는 광범위한 다양한 서브시스템들이 부착된다. (중앙 처리 장치 또는 CPU 라고도 또한 지칭되는) 프로세서(들) (822) 은 메모리 (824) 를 포함하는 저장 디바이스들에 커플링된다. 메모리 (824) 는 랜덤 액세스 메모리 (RAM) 및 판독-전용 메모리 (ROM) 를 포함한다. 본 기술 분야에서 공지된 바와 같이, ROM 은 데이터 및 명령들을 CPU 로 단방향 전송하고, RAM 은 통상적으로 데이터 및 명령들을 양방향 방식으로 전송하는데 사용된다. 이들 메모리 유형들 양자는 아래에 설명된 컴퓨터 판독가능 매체 중 임의의 적당한 컴퓨터 판독가능 매체를 포함할 수도 있다. 또한, 고정 디스크 (826) 가 CPU (822) 에 양방향으로 커플링되고, 고정 디스크 (826) 는 부가적인 데이터 저장 용량을 제공하며, 또한 아래에 설명된 컴퓨터 판독가능 매체 중 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (826) 는 프로그램들, 데이터 등에 사용될 수도 있고, 통상적으로 1차 저장 매체보다 느린 (하드 디스크와 같은) 2차 저장 매체이다. 고정 디스크 (826) 내에 보유된 정보는, 적절한 경우, 메모리 (824) 내에 가상 메모리로서 표준 방식으로 포함될 수도 있다. 착탈식 디스크 (814) 는 아래에 설명된 컴퓨터 판독가능 매체 중 임의의 컴퓨터-판독가능 매체의 형태를 취할 수도 있다.
또한, CPU (822) 는 디스플레이 (804), 키보드 (810), 마우스 (812), 및 스피커들 (830) 과 같은 다양한 입/출력 디바이스들에 커플링된다. 일반적으로, 입/출력 디바이스는 비디오 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지형 디스플레이, 변환기 카드 판독기, 마그네틱 또는 페이퍼 테이프 판독기, 타블릿, 스타일러스, 음성 또는 필기 인식기, 생체 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. 선택적으로, CPU (822) 는 네트워크 인터페이스 (840) 를 사용하여 다른 컴퓨터 또는 통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에서, CPU 가 전술한 방법의 단계들을 수행하는 과정에서 네트워크에 정보를 출력하거나 네트워크로부터 정보를 수신할 수도 있다는 것이 예상된다. 또한, 본 발명의 방법 실시형태들은 단독으로 CPU (822) 상에서 실행될 수도 있고 또는 프로세싱의 일부를 공유하는 원격 CPU 와 접속하여 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
또한, 본 발명의 실시형태는 다양한 컴퓨터-구현 동작들을 수행하는 컴퓨터 코드를 갖는 컴퓨터-판독가능 매체를 가진 컴퓨터 저장 제품들에 관한 것이다. 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 지시된 것들 일 수도 있고, 또는 잘 알려진 방식이고 컴퓨터 소프트웨어 기술의 당업자가 이용 가능한 것일 수도 있다. 컴퓨터-판독가능 매체의 예들은 하드 디스크들, 플로피 디스크들, 및 마그네틱 테이프와 같은 플래시 메모리 카드들, 자기 매체; CD-ROM 들 및 홀로그래픽 디바이스들과 같은 광 매체; 플롭티컬 (floptical) 디스크들과 같은 광자기 매체; 주문형 반도체들 (ASIC), 프로그래머블 로직 디바이스들 (PLD) 과 ROM 과 RAM 디바이스들과 같은, 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스들을 포함하나, 이에 제한되지 않는다. 컴퓨터 코드의 예들은 컴파일러에 의해 제작된 바와 같은 기계코드, 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 고급 코드 (higher level code) 를 포함하는 파일들을 포함한다. 또한, 컴퓨터 판독가능 매체는 반송파에서 구체화된 컴퓨터 데이터 신호에 의해 전송되고 프로세서에 의해 실행 가능한 지시들의 시퀀스를 나타낼 수도 있는 컴퓨터 코드일 수도 있다.
에칭 챔버 내에 증착 가스가 제공된다 (단계 116). 증착 가스는 폴리머의 형성을 허용하는 하나 이상의 (적어도 하나의) 종을 포함한다. 이는 탄소 및 수소 함유 종을 요구한다. 또한, 증착 가스가 플루오르 함유 종을 가지는 것이 바람직하다.
증착 가스로부터 플라즈마가 형성된다 (단계 120). RF 전력원들로부터의 전력이 증착 가스를 에너자이징하는데 사용되어 플라즈마를 형성한다. 웨이퍼의 외측 에지 주위의 노출된 에칭층 상에 폴리머층이 증착되고, 증착 가스로부터의 플라즈마로부터 폴리머가 형성된다 (단계 124). 도 2c 는, 웨이퍼의 외측 에지 (216) 주위의 노출된 에칭층 상에 폴리머 (220) 가 증착된 이후의 웨이퍼 (204) 의 일부의 단면도이다. 웨이퍼의 외측 에지 (216) 상의 에칭층 상에 증착된 폴리머 (220) 가 증착된 것으로만 도시되었지만, 일부 증착 프로세스가 전체 웨이퍼 표면 위에 폴리머를 증착시킬 수도 있다. 폴리머의 증착을 웨이퍼의 외측 에지 (216) 에 최상으로 제한시키기 위해 가능한 많은 제어를 가지는 것이 바람직하다.
유전층이 에칭된다 (단계 128). 도 2d 는 유전층 (208) 으로 피쳐 (224) 가 에칭된 이후의 웨이퍼 (204) 의 단면도이다.
이론에 구속되지 않으면서, 웨이퍼의 외측 에지상의 노출된 유전층 위의 폴리머의 존재는 웨이퍼에 걸쳐, 에칭 깊이 균일성 및 프로파일 변화 균일성을 가진, 더욱 균일한 에칭을 제공한다고 여겨진다. 증착된 층이 없는 경우, 에칭층은 플라즈마에 직접적으로 노출되고, 이는, 에칭 프로세스 동안, 웨이퍼의 다른 영역에서의 소모보다 에칭 이온 및 라디칼 종을 더 많이 소모하게 하여, 웨이퍼의 에지에 더 근접한 에칭 레이트가 웨이퍼의 중앙에 더 근접한 에칭 레이트보다 더 느리게 한다고 여겨진다. 또한, 웨이퍼의 외측 에지에서의 노출된 영역으로부터 공급되는 측면 보호를 위한 폴리머 소스의 부족으로 인해, 웨이퍼의 에지 근처의 피쳐 프로파일은 휘어지는 경향이 있다. 웨이퍼의 외측 에지에서의 노출된 에칭층 위에 보호 폴리머층을 제공하는 것은, 외측 에지에서 에칭층을 보호하여 에칭 이온 및 라디칼 종의 소모를 감소시키고, 외측 에지에 폴리머 소스를 제공하여 더욱 균일한 에칭을 제공하고 휘어짐을 감소시킨다.
탄소, 수소, 및 플루오르 종을 가진 증착 가스를 제공하는 것은 하이드로 플루오르화탄소 폴리머 (hydro-fluorocarboned polymer) 를 형성한다는 것이 발견되었다. 이러한 폴리머가 최상의 결과를 제공한다는 것이 발견되었다.
포토레지스트 마스크에 대하여 에칭층 상에 증착층을 선택적으로 증착하는 것이 바람직할 것이다. 웨이퍼의 외측 에지 상의 노출된 에칭층 상에 증착층을 선택적으로 증착하는 것이 더욱 바람직할 것이다.
예
본 발명의 일 예에서, 실리콘 웨이퍼 상에 SiC, 그 후 SiCOH, 및 그 후 TEOS 의 에칭층들이 증착된다 (단계 104). 에칭층 위에 유기 재료와 같은 레지스트의 ARC 층이 형성된다. 에칭층 위의 ARC 층 상에 포토레지스트 마스크가 형성된다 (단계 108). 이 예에서, 바람직하게 KrF 와 같은 248 nm 포토레지스트로 구성된 포토레지스트 마스크가 사용된다. 다른 실시형태에서, i-line 과 같은 다른 포토레지스트 재료 및 ArF 와 같은 193 nm 이하의 파장의 포토레지스트가 사용될 수도 있다. 웨이퍼의 에지로부터 3 mm 이내의 포토레지스트가 제거된다. 습식 스트립 레지스트 현상액을 사용하는 습식 스트리핑이 웨이퍼 에지 주위의 포토레지스트를 제거하는데 사용된다 (단계 112). 이 예에서, 듀얼 주파수 에칭 리액터인 에칭 챔버 내에 웨이퍼가 배치된다 (단계 114).
에칭 챔버내에서, 350 sccm Ar, 3.5 sccm 02 및 50 sccm CH3F 의 증착 가스가 챔버 압력이 60 mTorr 로 유지되는 에칭 챔버 내에 제공된다 (단계 116). 증착 가스로부터 플라즈마가 형성된다 (단계 120). 이 예에서, RF 소스는 27 MHz 에서 800 와트 및 2 MHz 에서 200 와트를 제공한다. 또한, 하부 전극 온도는 20℃ 이고, 척에서의 헬륨 백 사이드 압력 (helium back side pressure) 은 20 Torr 로 유지된다. 웨이퍼의 외측 에지 주위에서 노출된 에칭층 상에 폴리머층이 증착되고, 증착 가스로부터의 플라즈마로부터 폴리머가 형성된다 (단계 124). 이 예에서, 폴리머는 하이드로 플루오르화탄소 폴리머이다. 또한, 이 예에서, 웨이퍼의 외측 에지 주위의 노출된 에칭층을 포함하는 전체 웨이퍼 표면 위에 폴리머가 증착된다. 이 예에서, 증착은 8 초 동안 제공된다.
그 후, 포토레지스트 마스크를 통해 에칭층이 에칭된다 (단계 128). 이 예에서, 에칭 레시피는 우선 메인 에칭을 제공한다. 메인 에칭에서의 압력은 70 mTorr 이다. 1400 와트가 27 MHz 에서 제공된다. 1500 와트가 2 MHz 에서 제공된다. 메인 에칭을 위해 플라즈마로 변환되는, 500 sccm Ar, 250 sccm N2, 8 sccm C4F8, 5 sccm CH2F2, 및 5 sccm O2 의 에칭 가스 흐름이 제공된다. 그 후, 오버 에칭 (over etch) 이 제공된다. 오버 에칭에 대한 압력은 70 mTorr 이다. 1400 와트가 27 MHz 에서 제공된다. 1800 와트가 2 MHz 에서 제공된다. 오버 에칭을 위해 플라즈마로 변환되는, 500 sccm Ar, 150 sccm N2, 7 sccm C4F8, 5 sccm CH2F2, 및 100 sccm CO 의 에칭 가스 흐름이 제공된다.
전술한 바와 같이, 8 초 증착을 사용한 인벤티브 에칭 및 55 초 메인 에칭이 동일한 에칭 프로세스를 사용한 67 초 메인 에칭을 갖는 제어 에칭과 비교되었다. 인벤티브 에칭은 웨이퍼 중앙에서 659Å 의 에칭 깊이를 갖고 웨이퍼 에지에서 663Å 의 에칭 깊이를 갖으며 웨이퍼 에지로부터 3 mm 인 곳에서 672Å 의 깊이를 갖는 피쳐를 제공하였다. 제어 에칭은 웨이퍼 중앙에서 608Å 의 에칭 깊이를 갖고 웨이퍼 에지에서 580Å 의 에칭 깊이를 갖으며 웨이퍼 에지로부터 3 mm 인 곳에서 555Å 의 깊이를 갖는 피쳐를 제공하였다. 제어 에칭이 더 오랜 기간 동안 에칭하였던 경우에도, 인벤티브 에칭이 제어 에칭보다 약 12% 더 큰 에칭 피쳐를 제공한다는 것이 주의된다. 또한, 중앙에서의 에칭 깊이와 에지로부터 3 mm 인 곳에서의 에칭 깊이의 변화는 제어 에칭에서보다 인벤티브 에칭에서 더 적다. 또한, 제어 에칭과 인벤티브 에칭을 비교한 경우, 인벤티브 에칭에 의해 웨이퍼 에지로부터 3 mm 인 곳의 피쳐의 휘어짐이 감소된 것이 발견되었다.
산소 대 탄소 및 수소 함유 종 가스의 흐름비는 0:100 과 1:1 사이인 것이 바람직하다. 따라서, 일부 실시형태에서, 증착 가스에 산소가 존재하지 않아, 증착 동안 산소가 존재하지 않는다. 산소 대 탄소 및 수소 함유 종 가스의 흐름비는 0:100 과 1:2 사이인 것이 더욱 바람직하다. 산소 대 탄소 및 수소 함유 종 가스의 흐름비는 0:100 과 1:10 사이인 것이 가장 바람직하다.
낮은 탄소 대 수소 비 증착 가스는 폴리머를 용이하게 획득할 수도 있다. 예를 들어, 1:1 비는 CHF3 를 사용하여 획득될 수도 있고, 1:2 비는 CH2F2 를 사용하여 획득될 수도 있으며, 1:3 비는 CH3F 를 사용하여 획득될 수도 있다.
다른 실시형태들은 193 nm 또는 작은 포토레지스트 재료를 사용할 수도 있다.
더 높은 주파수 소스에 의해 공급되는 전력은 50 와트와 3000 와트 사이인 것이 바람직하다. 더 높은 주파수 소스에 의해 공급되는 전력은 100 와트와 2000 와트 사이인 것이 더욱 바람직하다. 더 높은 주파수 소스에 의해 공급되는 전력은 500 와트와 1000 와트 사이인 것이 가장 바람직하다.
이 발명이 몇몇 바람직한 실시형태의 관점에서 설명되었지만, 이 발명의 범위내에 속하는 변경물들, 대체물들, 및 다양한 균등물들이 존재한다. 본 발명의 방법 및 장치를 구현하는 다수의 다른 방법들이 존재한다. 따라서, 다음의 첨부된 청구항들은 본 발명의 본질적인 사상 및 범위내에 속하는 모든 이러한 변경 물들, 대체물들, 수정물들 및 다양한 균등물들을 포함하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 웨이퍼 상에 반도체 디바이스들을 형성하는 방법으로서,
    상기 웨이퍼 위에 에칭층을 형성하는 단계;
    상기 에칭층 위에 포토레지스트 마스크를 형성하는 단계;
    상기 웨이퍼의 외측 에지 주위에서 상기 에칭층을 노출시키도록, 상기 웨이퍼의 외측 에지 주위에서만 상기 포토레지스트 마스크를 제거하는 단계;
    탄소 및 수소 함유 종을 포함하는 증착 가스를 제공하는 단계;
    상기 증착 가스로부터 플라즈마를 형성하는 단계;
    상기 웨이퍼의 외측 에지 주위의 상기 노출된 에칭층 상에 폴리머층을 증착하는 단계로서, 상기 폴리머층은 상기 증착 가스로부터의 상기 플라즈마로부터 형성되는, 상기 폴리머층을 증착하는 단계; 및
    상기 웨이퍼의 외측 에지 주위의 상기 노출된 에칭층 상에 증착된 상기 폴리머층 및 상기 포토레지스트 마스크를 소모하면서, 상기 포토레지스트 마스크를 통해 상기 에칭층을 에칭하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼의 외측 에지 주위에서 상기 포토레지스트 마스크를 제거한 이후에, 에칭 챔버 내에 상기 웨이퍼를 배치하는 단계를 더 포함하며,
    상기 증착 가스를 제공하는 단계, 상기 증착 가스로부터 플라즈마를 형성하는 단계, 상기 폴리머층을 증착하는 단계, 및 상기 에칭층을 에칭하는 단계는 모두 상기 에칭 챔버 내에서 인 시츄 (in situ) 로 발생하고, 상기 노출된 에칭층 상의 상기 증착된 폴리머층은 상기 웨이퍼에 걸친 에칭 균일성을 증가시키는, 반도체 디바이스 형성 방법.
  3. 제 2 항에 있어서,
    상기 증착 가스는 상기 폴리머층이 하이드로 플루오르화탄소 폴리머가 되도록 플루오르 함유 종을 더 포함하는, 반도체 디바이스 형성 방법.
  4. 제 3 항에 있어서,
    상기 웨이퍼의 외측 에지 주위에서만 상기 포토레지스트 마스크를 제거하는 단계는, 상기 웨이퍼의 외측 에지 주위에서만 상기 포토레지스트 마스크를 제거하도록 습식 스트리핑을 사용하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  5. 제 4 항에 있어서,
    상기 웨이퍼의 외측 에지 주위에서만 상기 포토레지스트 마스크를 제거하는 단계는, 상기 웨이퍼의 외측 에지 주위에서 상기 포토레지스트 마스크의 2 mm 내지 3 mm 만을 제거하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  6. 제 5 항에 있어서,
    상기 증착 가스의 탄소 대 수소 비는 1:1 에서 1:3 까지의 범위를 갖는, 반도체 디바이스 형성 방법.
  7. 제 6 항에 있어서,
    상기 증착 가스는 산소를 더 포함하는, 반도체 디바이스 형성 방법.
  8. 제 7 항에 있어서,
    상기 탄소, 수소, 및 플루오르 함유 종은 하이드로 플루오르화탄소인, 반도체 디바이스 형성 방법.
  9. 제 8 항에 있어서,
    상기 하이드로 플루오르화탄소는 CHF3, CH2F2, 및 CH3F 중 적어도 하나인, 반도체 디바이스 형성 방법.
  10. 제 9 항에 있어서,
    상기 에칭층은 실리콘을 포함하는, 반도체 디바이스 형성 방법.
  11. 제 10 항에 있어서,
    상기 에칭층은 산화 실리콘, SiC, 및 SiCOH 중 적어도 하나를 포함하는, 반도체 디바이스 형성 방법.
  12. 제 11 항에 있어서,
    상기 증착 가스는 Ar, N2, 및 C4F8 를 더 포함하는, 반도체 디바이스 형성 방법.
  13. 제 1 항에 있어서,
    상기 증착 가스는 상기 폴리머층이 하이드로 플루오르화탄소 폴리머가 되도록 플루오르 함유 종을 더 포함하는, 반도체 디바이스 형성 방법.
  14. 제 1 항에 있어서,
    상기 웨이퍼의 외측 에지 주위에서만 상기 포토레지스트 마스크를 제거하는 단계는, 상기 웨이퍼의 외측 에지 주위에서만 상기 포토레지스트 마스크를 제거하도록 습식 스트리핑을 사용하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  15. 제 1 항에 있어서,
    상기 웨이퍼의 외측 에지 주위에서만 상기 포토레지스트 마스크를 제거하는 단계는, 상기 웨이퍼의 외측 에지 주위에서 상기 포토레지스트 마스크의 2 mm 내지 3 mm 만을 제거하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  16. 제 1 항에 있어서,
    상기 증착 가스의 탄소 대 수소 비는 1:1 에서 1:3 까지의 범위를 갖는, 반도체 디바이스 형성 방법.
  17. 제 1 항에 있어서,
    상기 증착 가스는 산소를 더 포함하는, 반도체 디바이스 형성 방법.
  18. 제 1 항에 있어서,
    상기 증착 가스는 플루오르를 더 포함하며,
    상기 탄소, 수소, 및 플루오르 함유 종은 하이드로 플루오르화탄소인, 반도체 디바이스 형성 방법.
  19. 제 1 항에 있어서,
    상기 증착 가스는 CHF3, CH2F2, 및 CH3F 중 적어도 하나를 포함하는, 반도체 디바이스 형성 방법.
  20. 제 1 항에 있어서,
    상기 에칭층은 실리콘을 포함하는, 반도체 디바이스 형성 방법.
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