KR20100110358A - 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스 - Google Patents

이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스 Download PDF

Info

Publication number
KR20100110358A
KR20100110358A KR1020107017561A KR20107017561A KR20100110358A KR 20100110358 A KR20100110358 A KR 20100110358A KR 1020107017561 A KR1020107017561 A KR 1020107017561A KR 20107017561 A KR20107017561 A KR 20107017561A KR 20100110358 A KR20100110358 A KR 20100110358A
Authority
KR
South Korea
Prior art keywords
silicon
mask layer
polymer
layer
etching
Prior art date
Application number
KR1020107017561A
Other languages
English (en)
Inventor
에스 엠 레자 사드자디
루민 리
앤드류 알 로마노
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20100110358A publication Critical patent/KR20100110358A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Abstract

식각층에 피쳐를 제공하는 방법은, 무기 마스크층 상에 유기 마스크층을 형성하는 단계, 유기 마스크층 상에 실리콘-함유 마스크층을 형성하는 단계, 실리콘-함유 마스크층 상에 패터닝된 마스크층을 형성하는 단계, 패터닝된 마스크층을 통해서 실리콘-함유 마스크층을 식각하는 단계, 식각된 실리콘-함유 마스크층 상에 폴리머를 증착하는 단계, 폴리머 상에 실리콘-함유 필름을 증착하는 단계, 실리콘-함유 필름을 평탄화하는 단계, 실리콘-함유 필름이 남도록 폴리머를 선택적으로 제거하는 단계, 유기층을 식각하는 단계, 및 무기층을 식각하는 단계로 제공된다.

Description

이중 마스크 자기정렬 이중 패터닝 기술 (ＳＡＤＰＴ) 프로세스{DOUBLE MASK SELF-ALIGNED DOUBLE PATTERNING TECHNOLOGY (SADPT) PROCESS}
관련 출원에 대한 상호 참조
이 출원은, 발명의 명칭이 "Double Mask Self-Aligned Double Patterning Technology (SaDPT) Process" 이고, 2008년 2월 8일에 출원된 미국 가특허출원 제 61/027,299 호에 대해 35 U.S.C. § 119 (e) 하에서 우선권을 주장하며, 이것은 모든 목적을 위해 참조로서 본 명세서에 통합되어 있다.
발명의 분야
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 프로세싱 동안, 반도체 디바이스의 피쳐가 잘 알려진 패터닝 및 식각 프로세스를 이용하여 웨이퍼에 정의된다. 이들 프로세스에서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착된 다음 레티클에 의해 필터링된 광에 노광된다. 레티클은 일반적으로 그 레티클을 통해 광이 전파하는 것을 차단하는 예시적인 피쳐 형상으로 패터닝된 유리판이다.
레티클을 통과한 이후, 광은 포토레지스트 재료의 표면과 접촉한다. 현상액이 포토레지스트 재료의 부분을 제거할 수 있도록 광은 포토레지스트 재료의 화학적 조성을 변화시킨다. 포지티브 포토레지스트 재료의 경우, 노광 영역이 제거되고, 네가티브 포토레지스트 재료의 경우, 비노광 영역이 제거된다. 이후, 웨이퍼를 식각하여, 포토레지스트 재료에 의해 더 이상 보호되지 않는 영역으로부터 하부층 재료를 제거하고, 이로써 웨이퍼에 원하는 피쳐를 정의한다.
다양한 종류의 포토레지스트가 알려져 있다. 포토레지스트 패턴은 최소 피쳐의 폭일 수 있는 임계 치수 (CD) 를 가진다. 초대규모 집적 회로 (ULSI, Ultra Large Scale Integrated circuits) 에서의 CD 균일성은 고성능 디바이스를 위한 결정적인 파라미터이다. 게이트 전극에서의 CD 균일성은, 예를 들어, 문턱 전압 분포 및 디바이스의 전체 수율에 영향을 미친다. ULSI 의 디자인 룰이 감소됨에 따라, 포토리소그래피에 의해 패터닝된 선형 피쳐의 선 에지의 거칠기 (선 폭 거칠기 (Line Width Roughness) : LWR) 가 열악해진다. LWR 은 상부에서 아래로 볼 때 선형 피쳐의 에지가 얼마나 평활한지를 측정한 것이다. 이상적인 피쳐는 "자 (ruler) 와 같은 일직선" 인 에지를 가진다.
하지만, 다양한 이유로, 선 피쳐가 대신에 들쭉날쭉한 것처럼 보이는 경우도 있을 수 있다. 들쭉날쭉한 선 (즉, 고 LWR 의 선) 은 선형 피쳐를 따라 측정된 CD 가 위치마다 상이하여 형성된 디바이스의 동작을 신뢰할 수 없기 때문에, 일반적으로 매우 바람직하지 않다.
상기를 달성하기 위해서, 식각층 상에 피쳐를 패터닝하는 방법은 무기 마스크층 상에 유기 마스크층을 형성하는 단계, 유기 마스크층 상에 실리콘-함유 마스크층을 형성하는 단계, 실리콘-함유 마스크층 상에 패터닝된 마스크층을 형성하는 단계, 패터닝된 마스크를 통해서 실리콘-함유 마스크층을 식각하는 단계, 식각된 실리콘-함유 마스크층 상에 폴리머를 증착하는 단계, 폴리머 상에 실리콘-함유 필름을 증착하는 단계, 실리콘-함유 필름을 평탄화하는 단계, 실리콘-함유 필름이 남도록 폴리머를 선택적으로 제거하는 단계, 유기층을 식각하는 단계, 및 무기층을 식각하는 단계를 포함한다.
이하, 본 발명의 이러한 특징 및 다른 특징을 하기 도면과 부합시켜 본 발명의 상세한 설명에서 보다 상세히 설명한다.
첨부 도면의 그림에서, 본 발명은 한정으로서가 아니라 예시로서 도시되며, 유사 참조 부호는 유사 엘리먼트를 나타낸다.
도 1은 본 발명의 일 실시형태에서 적용될 수 있는 프로세스의 흐름도이다.
도 2a 내지 도 2i는 본 발명의 일 실시형태에 따라 프로세싱된 스택의 개략적인 상부 단면도이다.
도 3은 폴리머를 증착하는 단계의 보다 상세한 흐름도이다.
도 4는 본 발명의 수행시 사용될 수 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 5a 및 도 5b 는 본 발명의 실시형태에서 사용되는 제어부를 구현하기에 적합한, 컴퓨터 시스템을 나타낸다.
도 6은 본 발명의 다른 예시적인 실시형태의 흐름도이다.
도 7a 내지 도 7l은 도 6의 실시형태에 따라 프로세싱된 스택의 개략적인 상부 단면도이다.
이하, 첨부된 도면에 도시된 수개의 바람직한 실시형태를 참조하여 본 발명을 상세히 설명한다. 하기 설명에서는, 본 발명의 완전한 이해를 제공하기 위해서 수개의 구체적인 상세를 기재한다. 하지만, 당업자들에게는, 본 발명이 이들 구체적인 상세의 일부 또는 전부없이도 실행될 수 있음이 명백하다. 즉, 잘 알려진 프로세스 단계 및/또는 구조는 본 발명을 불필요하게 모호하게 하지 않기 위해서 상세히 기재되지 않는다.
이해를 용이하게 하기 위한 것으로, 도 1은 본 발명의 실시형태에서 적용될 수 있는 프로세스의 흐름도이다. 무기층 상에 유기 마스크층이 형성될 수 있고 (단계 102), 유기층 상에 실리콘-함유 마스크층이 형성될 수 있으며 (단계 104), 그리고 실리콘-함유 마스크층 상에 패터닝된 마스크층이 형성될 수 있다 (단계 106). 도 2a는 기판 (202) 상에 형성된 식각층 (204), 식각층 (204) 상에 형성된 유기 마스크층 (210), 유기 마스크층 (210) 상에 형성된 실리콘-함유 마스크층 (212), 및 유기 마스크층 (212) 상에 형성된 패터닝된 마스크층 (214) 의 단면도이며, 이로써 스택 (200) 을 형성한다.
기판 (202) 은 실리콘 웨이퍼와 같은 임의의 알려진 기판일 수 있다. 식각층 (204) 은 유전체 재료, 예컨대, SiO2, SiN 또는 SiON 일 수 있으며, 이는 Si 와 같은 도전체 재료를 식각하기 위한 하드 마스크를 형성할 수도 있다. 도시되지는 않았지만, 도 7a 에 도시된 바와 같이, 식각층 (204) 상에 무기 마스크층이 형성될 수도 있다. 유기 마스크층 (210) 은 임의의 유기 하드 마스크 재료, 예컨대, 비정질 탄소일 수 있다. 일 예에서, 유기 마스크층은 300 nm 비정질 탄소일 수 있다.
실리콘-함유 마스크층 (212) 은 임의의 SOG (Spin On Glass) 재료, 예컨대, 알려진 실리콘 산화물 또는 Si 함유 폴리머일 수 있다. 일 예에서, 실리콘-함유 마스크층 (212) 은 30 nm SOG 재료일 수 있다. 실리콘-함유 마스크층 (212) 은 또한 실리콘-함유 마스크층 (212) 상에 형성된 반사방지 코팅 (ARC) 층 (미도시) 을 구비할 수도 있다. 통상, 포토리소그래피 단계에서는, 하나 이상의 ARC 층, 예를 들어, 하부 반사방지 코팅 (BARC) 및/또는 유전체 반사방지 코팅 (DARC) 층이 패터닝된 마스크 아래에 제공된다. 이들 층은, 패터닝된 마스크의 노광 동안, 정상파를 형성할 수도 있는, 반사를 최소화 또는 제거한다. 이러한 정상파는 패터닝된 마스크 측벽의 사인곡선의 "스캘럽핑 (scalloping)", 또는 패터닝된 마스크층의 베이스에서의 "피트 (feet)" 의 형성과 같은 흠결을 발생시킬 수 있다. 따라서, BARC/DARC 층은 일반적으로 패터닝된 마스크층 아래 및 패터닝된 마스크를 통해 식각되는 다른 디바이스 재료 (예를 들어, SiO2) 상부에 배치된다. BARC/DARC 층은 유기계 또는 무기계일 수 있고, 보통 하부층 유전체 재료와 상이한 재료로 구성된다. 예를 들어, 무기 BARC 층은 실리콘 산질화물 (SiON) 은 물론 티타늄 질화물 (TiN) 로 구성될 수도 있다.
패터닝된 마스크 (214) 는 실리콘-함유 마스크층 (212) 상에 형성될 수 있다. 바람직하게, 패터닝된 마스크 (214) 는 포토레지스트 재료이다. 예를 들어, 마스크는 60 nm 포토레지스트 재료일 수 있다. 기판 (204) 은 프로세싱 챔버 내에 배치될 수 있다.
도 4는 이 실시형태에서 사용될 수 있는 프로세싱 챔버 (400) 의 개략도이다. 플라즈마 프로세싱 챔버 (400) 는 컨파인먼트 링 (402), 상부 전극 (404), 하부 전극 (408), 가스 소스 (410), 및 배출 펌프 (420) 를 포함한다. 가스 소스 (410) 는 쉬링크 (shrink) 증착 가스 소스 (412) 및 쉬링크 프로파일 가스 소스 (416) 를 포함한다. 가스 소스는 식각 가스 소스 (418) 및 스트립 가스 소스 (422) 와 같은 추가 가스 소스를 포함하여, 식각, 스트립핑, 및 동일 챔버에서 수행되는 다른 프로세스를 허용할 수 있다. 플라즈마 프로세싱 챔버 (400) 내에서, 기판 (202) 은 하부 전극 (408) 상에 배치된다. 하부 전극 (408) 은 기판 (202) 을 홀딩하기 위한 적합한 기판 척킹 메카니즘 (예를 들어, 정전기적, 기계적 클램핑 등) 을 포함한다. 반응기 상부 (428) 는 하부 전극 (408) 에 바로 대향하여 배치되는 상부 전극 (404) 을 포함한다. 상부 전극 (404), 하부 전극 (408), 및 컨파인먼트 링 (402) 은 컨파인된 플라즈마 체적 (440) 을 정의한다. 가스는 가스 소스 (410) 에 의해 컨파인된 플라즈마 체적으로 공급되고, 배출 펌프 (420) 에 의한 배출구 및 컨파인먼트 링 (402) 을 통해 컨파인된 플라즈마 체적으로부터 배출된다. 제 1 RF 소스 (444) 는 상부 전극 (404) 에 전기적으로 연결된다. 제 2 RF 소스 (448) 는 하부 전극 (408) 에 전기적으로 연결된다. 챔버 벽 (452) 은 컨파인먼트 링 (402), 상부 전극 (404), 및 하부 전극 (408) 을 둘러싼다. 제 1 RF 소스 (444) 및 제 2 RF 소스 (448) 양자는 60 MHz 및/또는 27 MHz 파워 소스 및 2 MHz 파워 소스를 포함할 수 있다. RF 파워를 전극에 연결하는 다른 조합도 가능하다. 본 발명의 바람직한 실시형태에서 사용될 수 있는, 캘리포니아, 프레몬트의 LAM Research Corporation™ 에 의해 제작된 Lam Research Corporation's Dual Frequency Capacitive (DFC) System 의 경우, 27 MHz 및 2 MHz 파워 소스 양자가 하부 전극에 연결되는 제 2 RF 파워 소스 (448) 를 메이크업하고, 상부 전극은 접지된다. 다른 실시형태에서, RF 파워 소스는 300 MHz 까지의 주파수를 가질 수 있다. 제어부 (435) 는 RF 소스 (444, 448), 배출 펌프 (420), 및 가스 소스 (410) 에 제어가능하게 연결된다. DFC System 은, 식각될 층 (204) 이 실리콘 산화물 또는 유기 실리케이트 글라스와 같은 유전체 층일 때, 사용될 수 있다.
도 5a 및 도 5b 는 본 발명의 실시형태에서 사용되는 제어부 (335) 를 구현하기에 적합한 컴퓨터 시스템 (1300) 을 나타낸다. 도 5a는 컴퓨터 시스템의 하나의 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄회로 기판 및 소형 휴대 장치에서부터 대형 슈퍼 컴퓨터까지에 이르는 많은 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310) 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로 및 컴퓨터 시스템 (1300) 으로부터 데이터를 전달하는데 사용되는 컴퓨터 판독가능 매체이다.
도 5b 는 컴퓨터 시스템 (1300) 의 블록도의 일 예이다. 다양한 서브시스템이 시스템 버스 (1320) 에 부착된다. 프로세서(들)(1322)(또한 중앙 처리장치 또는 CPU 라고 칭함) 는, 메모리 (1324) 를 포함하는 저장 디바이스에 커플링된다. 메모리 (1324) 는 RAM (random access memory) 및 ROM (read-only memory) 을 포함한다. 당업계에 잘 알려진 바와 같이, ROM 은 데이터 및 명령들을 일방향으로 CPU 에 전달하도록 작용하고, RAM 은 양방향 방식으로 데이터 및 명령들을 전달하기 위해 일반적으로 사용된다. 이러한 유형의 메모리들 모두는 이하 설명되는 임의의 적합한 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 또한 CPU (1322) 에 양방향으로 커플링되는데; 그것은 추가적인 데이터 저장 용량을 제공하며, 또한 이하 설명되는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정 디스크 (1326) 는 프로그램, 데이터 등을 저장하는데 사용될 수도 있으며, 일반적으로 주 저장소보다 더 느린 (하드 디스크와 같은) 보조 저장 매체이다. 적절한 경우에, 고정 디스크 (1326) 내에 보존되는 정보가 메모리 (1324) 에서의 가상 메모리로서 표준 방식으로 통합될 수도 있다는 것이 이해될 것이다. 탈착가능 디스크 (1314) 는 이하 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (1322) 는 또한 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 와 같은 각종 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는, 영상 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치-감지 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (stylus), 음성 또는 핸드라이팅 인식기, 바이오메트리 판독기, 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (1322) 는 선택적으로 네트워크 인터페이스 (1340) 를 사용하여 다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스에 의해, CPU 는 네트워크로부터 정보를 수신할 수도 있고, 또는 상술한 방법 단계들을 수행하는 과정에서 네트워크에 정보를 출력할 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 오직 CPU (1322) 상에서만 실행할 수도 있고, 또는 처리의 일부를 공유하는 원격 CPU 와 결합하여 인터넷과 같은 네트워크를 통해 실행할 수도 있다.
부가하여, 본 발명의 실시형태는 또한 다양한 컴퓨터 구현 동작들을 수행하기 위한 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품에 관한 것이다. 그 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특별히 설계되고 구성된 것들일 수도 있으며, 또는 컴퓨터 소프트웨어 업계의 당업자에게 이용가능하고 주지된 종류의 것일 수도 있다. 컴퓨터 판독가능 매체의 예는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플옵티컬 디스크와 같은 자기광학 매체; 및 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 및 RAM 디바이스와 같이 프로그램 코드를 저장하고 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이에 한정되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성되는 것과 같은 머신 코드 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 보다 하이 레벨의 코드를 포함하는 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파로 구현되는 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
도 1을 다시 참조하면, 패터닝된 마스크층이 트리밍될 수 있다 (단계 112). 이것은, 패터닝된 마스크 (214) 의 구조가 보다 얇게 형성되기 위해서 횡방향으로 식각되는 것으로 도 2b에 도시된다. 즉, 피쳐 (216a, 216b) 가 더 넓어진다. 트리밍 시간은, 폴리머 층 및 실리콘-함유 층이 원하는 위치에 배치될 수 있도록 조정된다. 마스크층을 트리밍하기 위한 레시피의 일 예는 압력 400 mTorr 의 02-계 포토레지스트 트리밍 프로세스이다. 200 W 가 27MHz 의 주파수에서 제공된다. 100 sccm 의 O2 가 제공된다.
이후, 도 2c에 도시된 바와 같이, 패터닝된 마스크층을 통해 피쳐가 실리콘-함유 마스크층 (단계 114) 에 식각된다. SOG 와 같은 실리콘-함유 마스크층을 식각하기 위한 레시피의 일 예는, 압력 40mTorr 를 제공한다. 300 W 가 27MHz 의 주파수에서 제공된다. 100 sccm 의 CF4 가 제공된다.
폴리머가 실리콘-함유 마스크층 상에 증착될 수 있다 (단계 116). 도 2d에 도시된 바와 같이, 폴리머 (218) 증착 시간은, 피쳐 (216a, 216b) 가 폴리머 (218) 로 완전히 충전되지 않도록 조절될 수 있다. 다른 실시형태에서, 폴리머 (218) 는 단지 실리콘-함유 마스크층 (212) 및 패터닝된 마스크층 (214) 의 측벽에만 증착되고, 피쳐 (216a, 216b) 의 바닥에는 증착되지 않을 수도 있다. 또한, 패터닝된 마스크층 (214) 의 상부에 폴리머가 증착된 것으로 도시되었지만, 상부의 증착은 필요하지 않다.
폴리머 (218) 는, 도 2g를 참조하여 이하에서 더욱 논의되는 바와 같이, 수소화-불화탄소 또는 탄화수소와 같은 임의의 저온 폴리머일 수 있으며, 이는 (증착 페이즈 및 프로파일 형상화 페이즈를 제공하는) 가스 모듈레이션을 이용하여 컨포멀하게 증착될 수 있고, 실리콘-함유 필름은 물론 실리콘-함유 마스크층 (212) 의 측벽을 제거 또는 손상시키지 않고 폴리머의 선택적 제거를 허용한다. 폴리머를 증착하는 가스 모듈레이션의 적용은, 증착이 100℃ 미만의 온도에서 일어나게 하며, 이는 디바이스 손상, 열적 버짓 (thermal budget) 을 감소시키고, 보다 적은 열을 사용한다. 또한, 저온 폴리머의 사용은 디바이스 제조 동안 낮은 열적 버짓을 유지할 수 있다.
도 3은 폴리머 증착 단계 (단계 116) 의 보다 상세한 흐름도이다. 도 3에 도시된 바와 같이, 폴리머 증착은 폴리머 증착 페이즈 (단계 304) 및 폴리머 측벽 형상화 페이즈 (단계 308) 를 포함하는 순환식 (cyclic) 프로세스의 복수의 사이클을 포함한다.
바람직하게, 폴리머 증착 페이즈 (단계 304) 는 CxHy 또는 CxHyFz 중 적어도 하나를 포함하는 증착 가스, 및 He, Ar, Ne, Kr, Xe 등과 같은 캐리어 가스를 사용한다. 보다 바람직하게, 증착 가스는 아르곤 또는 크세논과 같은 캐리어 가스를 더 포함한다. 보다 바람직하게, 증착 가스는 산화 첨가제 및 환원 첨가제, 예컨대, O2, N2, H2, 또는 NH3 중 적어도 하나를 더 포함한다.
폴리머 증착 페이즈 (단계 304) 의 일 예는 100 sccm C2H4, 및 100 sccm Ar 의 플로우를 제공한다. 압력은 40 mTorr 로 설정된다. 기판은 온도 20℃ 에서 유지된다. 제 2 RF 소스 (448) 는 주파수 27 MHz 에서 400 W 및 주파수 2 MHz 에서 0 W 를 제공한다. 증착 페이즈 동안, 증착 가스가 제공되고, 증착 가스가 플라즈마로 변환된 다음, 증착 가스가 정지된다.
바람직하게, 폴리머 측벽 형상화 페이즈 (308) 는 증착 가스와 상이하고 CxFy 및 NF3 중 적어도 하나를 포함하는 프로파일 형상화 가스를 사용한다. 보다 바람직하게, 프로파일 형상화 가스는 아르곤 또는 크세논과 같은 캐리어 가스를 더 포함한다. 보다 바람직하게, 프로파일 형상화 가스는 산화 첨가제 및 환원 첨가제, 예컨대, O2, N2, H2, 또는 NH3 중 적어도 하나를 더 포함한다.
폴리머 측벽 형상화 페이즈 (단계 308) 의 일 예는 100 sccm CF4 와 같은 할로겐 함유 가스를 제공한다. 이 실시예에서, CF4 는 단지 프로파일 형상화 동안 제공되는 가스이다. 압력 20 mTorr 가 챔버에 제공된다. 제 2 RF 소스 (448) 는 주파수 27 MHz 에서 600 W 및 주파수 2 MHz 에서 0 W 를 제공한다. 폴리머 측벽 형상화 페이즈 동안, 프로파일 형상화 가스가 제공되고, 프로파일 형상화 가스가 플라즈마로 변환된 다음, 프로파일 형상화 가스가 정지된다.
바람직하게, 프로세스는 2 ~ 20 사이클 수행된다. 보다 바람직하게, 프로세스는 3 ~ 10 사이클 수행된다. 복수의 사이클 동안의 증착 및 폴리머 형상화의 조합은, 수직 측벽의 형성을 허용한다. 바람직하게, 수직 측벽은, 바닥에서 상부까지 폴리머 층의 바닥을 기준으로 88°~ 90°의 각도를 형성하는 측벽이다.
도 1을 다시 참조하면, 실리콘-함유 필름이 도 2e에 도시된 바와 같이 폴리머 상에 증착될 수 있다 (단계 118). 증착은 인-시튜 (in-situ) 또는 엑스-시튜 (ex-situ) 일 수 있다. 실리콘-함유 필름 (220) 은 피쳐 (216a, 216b) 를 충전하고 평탄화될 수 있는, 임의의 종류의 재료, 예컨대 SOG, 또는 Si-함유 폴리머일 수 있다. 일 실시형태에서, 실리콘-함유 필름 (220) 은 무기층 (212) 과 동일한 재료일 수 있고/있거나 동일한 특성을 가진다. 실리콘-함유 필름 (220) 은 온도 100℃ 미만에서 증착될 수 있다.
도 2f에 도시된 바와 같이, 실리콘-함유 필름이 이후 평탄화될 수 있다 (단계 120). 실리콘-함유 필름 (220) 은 임의의 공지된 프로세스, 예컨대 에치 백 프로세스 또는 화학적 기계적 연마 또는 습식 식각을 이용하여 평탄화될 수 있다.
도 2g에 도시된 바와 같이, 폴리머 및 패터닝된 마스크층이 이후 선택적으로 제거될 수 있다 (단계 122). 폴리머의 선택적 제거는, 폴리머가 제거되어 형성되는 갭 또는 피쳐 (222) 를 발생시킨다. 이로써, 동일한 패터닝된 마스크층 (214) 으로부터 더 작은 CD를 갖고 둘쭉날쭉하지 않는 측벽을 갖는 추가적인 피쳐가 형성된다.
폴리머 (218) 및 패터닝된 마스크 (214) 는, 실리콘-함유 필름 (220) 을 바람직하게 언더컷하지 않는 산소 애싱을 이용한 애싱 단계에 의해 제거될 수 있다. 폴리머 (218) 및 패터닝된 마스크 (214) 는 또한 실리콘-함유 필름 (220) 측으로 반응하지 않는 습식 용액에서 제거될 수도 있다.
도 1을 다시 참조하면, 피쳐는 이후 도 2h에 도시된 바와 같이 유기층에서 식각된다 (단계 124). 유기층 (210) 은 알려진 식각 기술을 사용하여 식각할 수 있다. 레시피의 예는, 압력 20 mTorr 및 주파수 27 MHz 에서의 400W 가 챔버에 제공되는 것일 수 있다. 100 sccm 의 O2 및 5 sccm 의 CH3F 가 제공된다. 도 2i에 도시된 바와 같이, 피쳐는 이후 식각층에서 식각될 수 있고, 남아있는 마스크층은 제거될 수 있다 (단계 128). 식각층 (204) 을 식각하기 위한 종래의 식각 레시피가 적용될 수 있으며, 예를 들어, 압력 40 mTorr 가 챔버에 제공된다. RF 소스가 주파수 60 MHz 에서 1000 W 및 주파수 2 MHz 에서 1000 W 를 제공한다. 15 sccm 의 C4F8 및 10 sccm 의 O2 가 제공된다.
추가적인 단계가 제공되어, 반도체 디바이스의 형성을 완료할 수 있다. 이 프로세스는 종래 식각 프로세스를 적용하여 동일한 포토레지스트 마스크를 사용하여 형성된 피쳐를 배가시키고 CD의 1/2인 식각된 피쳐를 제공한다.
상기의 바람직한 실시형태에서의 일부 단계들이 CD를 증가시키지 않고 생략 또는 변경될 수 있다. 여전히 CD 를 감소시키고/감소시키거나 피쳐의 수를 증가시키는 실시형태라면, 바람직한 실시형태에서의 다른 단계들이 생략 또는 변경될 수 있다. 예를 들어, 상기에서 논의된 바와 같이, 패터닝된 마스크는 식각된 이후 트리밍될 필요가 없다.
도 6은 다른 예시적인 실시형태의 흐름도이다. 이 실시예에서, 패터닝된 마스크는 메모리 어레이 칩을 형성하기 위한 것이다. 또한 7a 내지 도 7l에 도시된, 이 예시적인 실시형태에서, 점선 (714) 은 로직 디바이스, 예컨대, 주변 로직 디바이스 패턴 (716) 과 나머지 칩인 어레이 또는 셀 영역 (718) 을 분할한다. 이 실시예에서, 어레이 또는 셀 영역의 밀도를 증가시키는 것이 바람직하고, 이는 로직 또는 주변 영역의 밀도를 불필요하게 증가시키지 않고 반복가능한 피쳐를 제공한다.
도 6을 참조하면, 식각층 상에 무기 마스크층이 형성될 수 있고 (단계 600), 무기층 상에 유기 마스크층이 형성될 수 있으며 (단계 602), 유기층 상에 실리콘-함유 마스크층이 형성될 수 있고 (단계 604), 그리고 실리콘-함유 마스크층 상에 패터닝된 마스크층이 형성될 수 있다 (단계 606). 도 7a는 웨이퍼와 같은 기판 (701) 상의 식각층 (704) 의 단면도이다. 무기 마스크층 (706) 이 식각층 (704) 상에 형성될 수 있고, 유기 마스크층 (708) 이 무기 마스크층 (706) 상에 형성될 수 있고, 실리콘-함유 마스크층 (710) 이 유기 마스크층 (712) 상에 형성될 수 있으며, 포토레지스트 마스크와 같은 패터닝된 마스크층 (712) 이 유기 마스크층 (710) 상에 형성될 수 있으며, 이로써 스택 (700) 을 형성한다. 무기 마스크층 (706) 은 테트라에톡시실란 (TEOS), 실리콘 산화물 질화물 등과 같은 임의의 실리콘 소스로부터 형성될 수 있다. 일 실시예에서, 무기 마스크층 (706) 은 300 nm 무기 마스크 재료일 수 있다.
도 6의 흐름도에서 도시하지는 않았지만, 패터닝된 마스크층 (712) 은 도 7b에 도시된 바와 같이 트리밍될 수도 있다. 이전 실시형태에서 기재한 프로세스와 유사하게, 그리고 도 7c에 도시된 바와 같이, 피쳐가 패터닝된 마스크층을 통해 실리콘-함유 마스크층에 식각될 수 있다 (단계 608).
도 7d에 도시된 바와 같이, 로직 영역이 커버될 수 있다 (단계 610). 커버 (726) 는 로직 영역 (728) 상에 형성될 수 있다. 일 실시예에서, 커버 (726) 를 형성하기 위해서 I-라인 포토레지스트를 사용할 수 있다. 이러한 종류의 커버는 저 해상도 커버일 수 있다. 바람직하게, 커버 (726) 는 그 에지에서 수직 표면 대신에 경사 표면 (730) 을 가져서, 원하지 않는 스페이서가 후속 프로세스에서 이 커버 (726) 의 에지를 따라 형성될 수 없게 한다.
폴리머가 실리콘-함유 마스크층 상에 증착될 수 있다 (단계 612). 도 7e에 도시된 바와 같이, 폴리머 (732) 증착 시간은, 피쳐 (734) 가 폴리머 (732) 에 의해 완전히 충전되지 않도록 조절될 수 있다. 바람직하게, 폴리머 (732) 는 도 7e에 도시된 바와 같이, 단지 실리콘-함유 마스크층 (710) 및 패터닝된 마스크층 (712) 의 측벽에만 증착되고, 피쳐 (734) 의 바닥에는 증착되지 않을 수 있다.
폴리머 (218) 는 이전 실시형태에서 논의된 바와 같이 임의의 저온 폴리머일 수 있고, 상기에서 논의된 (증착 페이즈 및 프로파일 형상화 페이즈를 제공하는) 가스 모듈레이션을 이용하여 컨포멀하게 증착될 수 있다.
도 6을 다시 참조하면, 실리콘-함유 필름은 도 7f에 도시된 바와 같이 폴리머 상에 증착될 수 있다 (단계 614). 증착은 인-시튜 또는 엑스-시튜일 수 있고, 실리콘-함유 필름 (220) 은 상술한 바와 같이 임의의 종류의 저온 실리콘-함유 재료일 수 있다. 실리콘-함유 필름 (734) 은 SOG 프로세스를 이용하여 온도 100℃ 미만에서 증착될 수 있다.
도 7g에 도시된 바와 같이, 실리콘-함유 필름은 이후 평탄화될 수 있다 (단계 616). 실리콘-함유 필름 (738) 은 에치 백 프로세스 또는 화학적 기계적 연마와 같은, 임의의 알려진 프로세스를 이용하여 평탄화될 수 있다.
도 7h에 도시된 바와 같이, 폴리머가 이후 선택적으로 제거될 수 있다 (단계 618). 폴리머 (732) 의 선택적 제거는, 폴리머가 제거되어 형성되는 갭 또는 피쳐 (736) 를 발생시킨다. 이로써, 동일한 패터닝된 마스크층 (712) 으로부터 더 작은 CD를 갖고 일직선의 둘쭉날쭉하지 않는 측벽을 갖는 추가적인 피쳐가 형성된다. 폴리머 (732) 는 이전 실시형태에서 논의된 프로세스에 의해 제거될 수 있다.
도 7h에 도시된 바와 같이, 커버도 제거될 수 있고 (단계 620), 패터닝된 마스크층도 제거될 수 있다 (단계 622). 도 7i 및 도 7j 각각에 도시된 바와 같이, 피쳐는 이후 유기층에 식각될 수도 있고 (단계 624), 무기층에 식각될 수도 있다 (단계 626). 유기층 (708) 및 무기층 (706) 은 또한 상기 실시형태에서 논의된 바와 같이 알려진 식각 기술을 사용하여 식각될 수 있다. 예를 들어, 무기층 (706) 을 식각하기 위한 레시피는, 압력 40 mTorr 가 챔버에 제공되는 것일 수 있다. RF 소스는 주파수 27 MHz 에서 200 W 를 제공한다. 100 sccm 의 CF4 가 제공된다. 도 7k 및 도 7l 각각에 도시된 바와 같이, 피쳐는 이후 식각층에 식각될 수 있고 (단계 628), 모든 마스크층이 제거될 수 있다 (단계 630).
본 발명이 수개의 바람직한 실시형태에 의해 설명되지만, 본 발명의 범위 내에 있는 변형, 변경, 치환 및 다양한 치환 등가물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 대체적인 방법이 있음에 유의해야 한다. 따라서, 하기 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 있는 변형, 변경, 치환 및 다양한 치환 등가물 모두를 포함하는 것으로 해석되도록 의도된다.

Claims (13)

  1. 식각층 상에 피쳐를 패터닝하는 방법으로서,
    상기 식각층 상에 유기 마스크층을 형성하는 단계;
    상기 유기 마스크층 상에 실리콘-함유 마스크층을 형성하는 단계;
    상기 실리콘-함유 마스크층 상에 패터닝된 마스크층을 형성하는 단계;
    상기 패터닝된 포토레지스트 마스크를 통해 상기 실리콘-함유 마스크층을 식각하는 단계;
    상기 식각된 실리콘-함유 마스크층 상에 폴리머를 증착하는 단계;
    상기 폴리머 상에 실리콘-함유 필름을 증착하는 단계;
    상기 실리콘-함유 필름을 평탄화하는 단계;
    상기 실리콘-함유 필름이 남도록 상기 폴리머를 선택적으로 제거하는 단계;
    상기 유기층을 식각하는 단계; 및
    무기층을 식각하는 단계를 포함하는, 피쳐 패터닝 방법.
  2. 제 1 항에 있어서,
    상기 식각층을 식각하는 단계를 더 포함하는, 피쳐 패터닝 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 유기 마스크층, 상기 실리콘-함유 마스크층, 및 상기 패터닝된 마스크층을 제거하는 단계를 더 포함하는, 피쳐 패터닝 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 폴리머를 증착하는 단계는, 적어도 2 사이클의 측벽 형성 프로세스를 포함하며, 각 사이클은 폴리머 증착 페이즈 및 폴리머 측벽 형상화 페이즈를 포함하는, 피쳐 패터닝 방법.
  5. 제 4 항에 있어서,
    상기 폴리머 증착 페이즈는,
    폴리머 증착 가스를 제공하는 단계;
    상기 폴리머 증착 가스로부터 플라즈마를 형성하는 단계; 및
    상기 폴리머 증착 가스의 플로우를 정지시키는 단계를 포함하며,
    여기서 온도는 100℃ 미만인, 피쳐 패터닝 방법.
  6. 제 4 항에 있어서,
    상기 폴리머 측벽 형상화 페이즈는,
    상기 폴리머 증착 가스와 상이한 프로파일 형상화 가스를 제공하는 단계;
    상기 프로파일 형상화 가스로부터 플라즈마를 형성하는 단계; 및
    상기 프로파일 형상화 가스의 플로우를 정지시키는 단계를 포함하며,
    여기서 온도는 100℃ 미만인, 피쳐 패터닝 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 폴리머는 저온 폴리머인, 피쳐 패터닝 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 실리콘-함유 필름은 저온 실리콘 재료인, 피쳐 패터닝 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 실리콘-함유 필름을 증착하는 단계는, SOG 프로세스를 더 포함하며,
    여기서 온도는 100℃ 미만인, 피쳐 패터닝 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 패터닝된 마스크층은 포토레지스트 마스크이며,
    상기 패터닝된 마스크층을 형성하는 단계는, 상기 포토레지스트 마스크에서의 패터닝된 피쳐를 트리밍하는 단계를 더 포함하는, 피쳐 패터닝 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 실리콘-함유 마스크층 상에 반사방지 코팅 (ARC) 층을 형성하는 단계를 더 포함하는, 피쳐 패터닝 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 실리콘 필름 및 상기 실리콘-함유 마스크층은 스핀 온 글라스 (spin on glass) 필름인, 피쳐 패터닝 방법.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 식각층 상에 무기 마스크층을 형성하는 단계를 더 포함하는, 피쳐 패터닝 방법.


KR1020107017561A 2008-02-08 2009-01-22 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스 KR20100110358A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US2729908P 2008-02-08 2008-02-08
US61/027,299 2008-02-08

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020167007223A Division KR20160036090A (ko) 2008-02-08 2009-01-22 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스

Publications (1)

Publication Number Publication Date
KR20100110358A true KR20100110358A (ko) 2010-10-12

Family

ID=40952622

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020167007223A KR20160036090A (ko) 2008-02-08 2009-01-22 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스
KR1020107017561A KR20100110358A (ko) 2008-02-08 2009-01-22 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020167007223A KR20160036090A (ko) 2008-02-08 2009-01-22 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스

Country Status (5)

Country Link
US (1) US7977242B2 (ko)
KR (2) KR20160036090A (ko)
CN (1) CN101971291B (ko)
TW (1) TWI460787B (ko)
WO (1) WO2009099769A2 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150065608A (ko) * 2013-12-05 2015-06-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자가 정렬식 이중 스페이서 패터닝 방법
US9915768B2 (en) 2015-04-24 2018-03-13 Samsung Display Co. Ltd. Wire grid polarizer plate and display device including the same
US9939570B2 (en) 2014-11-18 2018-04-10 Samsung Display Co., Ltd. Wire grid polarizing plate, display device including the same, and method of fabricating said display device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
KR20140029050A (ko) 2012-08-31 2014-03-10 삼성전자주식회사 패턴 형성 방법
CN103779187B (zh) * 2012-10-18 2016-08-31 中芯国际集成电路制造(上海)有限公司 一种基于双图案的半导体器件的制造方法
US8956808B2 (en) 2012-12-04 2015-02-17 Globalfoundries Inc. Asymmetric templates for forming non-periodic patterns using directed self-assembly materials
US8790522B1 (en) * 2013-02-11 2014-07-29 Globalfoundries Inc. Chemical and physical templates for forming patterns using directed self-assembly materials
WO2015034690A1 (en) 2013-09-04 2015-03-12 Tokyo Electron Limited Uv-assisted stripping of hardened photoresist to create chemical templates for directed self-assembly
US9564361B2 (en) 2013-09-13 2017-02-07 Qualcomm Incorporated Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device
US9230809B2 (en) * 2013-10-17 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
US9793137B2 (en) 2013-10-20 2017-10-17 Tokyo Electron Limited Use of grapho-epitaxial directed self-assembly applications to precisely cut logic lines
US9349604B2 (en) 2013-10-20 2016-05-24 Tokyo Electron Limited Use of topography to direct assembly of block copolymers in grapho-epitaxial applications
US9842843B2 (en) * 2015-12-03 2017-12-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing static random access memory device
US9947597B2 (en) 2016-03-31 2018-04-17 Tokyo Electron Limited Defectivity metrology during DSA patterning
US9859127B1 (en) 2016-06-10 2018-01-02 Lam Research Corporation Line edge roughness improvement with photon-assisted plasma process
CN109427686B (zh) 2017-08-29 2021-04-13 联华电子股份有限公司 隔离结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570221B1 (en) * 1993-07-27 2003-05-27 Hyundai Electronics America Bonding of silicon wafers
US7074723B2 (en) * 2002-08-02 2006-07-11 Applied Materials, Inc. Method of plasma etching a deeply recessed feature in a substrate using a plasma source gas modulated etchant system
CN101111929B (zh) * 2005-01-28 2010-05-19 株式会社爱发科 电容元件的制造方法以及蚀刻方法
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
JP4619839B2 (ja) * 2005-03-16 2011-01-26 株式会社東芝 パターン形成方法
KR100714305B1 (ko) * 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
US7314810B2 (en) * 2006-05-09 2008-01-01 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150065608A (ko) * 2013-12-05 2015-06-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자가 정렬식 이중 스페이서 패터닝 방법
US9939570B2 (en) 2014-11-18 2018-04-10 Samsung Display Co., Ltd. Wire grid polarizing plate, display device including the same, and method of fabricating said display device
US10295717B2 (en) 2014-11-18 2019-05-21 Samsung Display Co., Ltd. Wire grid polarizing plate, display device including the same, and method of fabricating said display device
US9915768B2 (en) 2015-04-24 2018-03-13 Samsung Display Co. Ltd. Wire grid polarizer plate and display device including the same

Also Published As

Publication number Publication date
TWI460787B (zh) 2014-11-11
WO2009099769A3 (en) 2009-10-15
US7977242B2 (en) 2011-07-12
CN101971291A (zh) 2011-02-09
US20090215272A1 (en) 2009-08-27
WO2009099769A2 (en) 2009-08-13
TW200945438A (en) 2009-11-01
CN101971291B (zh) 2013-04-03
KR20160036090A (ko) 2016-04-01

Similar Documents

Publication Publication Date Title
KR20100110358A (ko) 이중 마스크 자기정렬 이중 패터닝 기술 (ｓａｄｐｔ) 프로세스
KR101353239B1 (ko) 피치 감소
KR101318976B1 (ko) 자기 정렬된 피치 감소
KR101534883B1 (ko) 마스크 트리밍
US7560388B2 (en) Self-aligned pitch reduction
TWI423348B (zh) 斜面蝕刻處理期間之低-ｋ損壞防止技術
JP5165306B2 (ja) 多孔質低ｋ誘電体層内に特徴を形成するための装置
KR101094681B1 (ko) 레지스트 박리 동안 다공성 로우-ｋ 재료의 손상을방지하는 방법
KR101442269B1 (ko) 무한 선택적 포토레지스트 마스크 식각
KR101562408B1 (ko) Ａｒｃ 레이어 개방을 이용한 라인 폭 거칠기 제어
TWI528446B (zh) 利用惰性氣體電漿改善線寬粗度
KR20070092282A (ko) 에칭 마스크 피쳐 임계 치수의 감축
KR20100106501A (ko) 고 식각율 레지스트 마스크를 이용한 식각
KR20110065469A (ko) 측벽 형성 공정
KR20100074119A (ko) Ａｒｌ 에칭을 이용한 마스크 트리밍
KR101155843B1 (ko) 균일성 제어에 의한 에칭
US20100323525A1 (en) Cd bias loading control with arc layer open
US20070181530A1 (en) Reducing line edge roughness
KR20070046095A (ko) 유전층 에칭 방법

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL NUMBER: 2016101000897; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20160217

Effective date: 20180530