KR20070092282A - 에칭 마스크 피쳐 임계 치수의 감축 - Google Patents

에칭 마스크 피쳐 임계 치수의 감축 Download PDF

Info

Publication number
KR20070092282A
KR20070092282A KR1020077016328A KR20077016328A KR20070092282A KR 20070092282 A KR20070092282 A KR 20070092282A KR 1020077016328 A KR1020077016328 A KR 1020077016328A KR 20077016328 A KR20077016328 A KR 20077016328A KR 20070092282 A KR20070092282 A KR 20070092282A
Authority
KR
South Korea
Prior art keywords
etch
deposition
layer
feature
critical dimension
Prior art date
Application number
KR1020077016328A
Other languages
English (en)
Inventor
지쑹 후앙
에스 엠 레자 사드자디
제프리 막스
Original Assignee
램 리써치 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 램 리써치 코포레이션 filed Critical 램 리써치 코포레이션
Publication of KR20070092282A publication Critical patent/KR20070092282A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70625—Dimensions, e.g. line width, critical dimension [CD], profile, sidewall angle or edge roughness
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

에칭 층 위에 에칭 마스크를 갖는 에칭 스택의 에칭 층에 피쳐를 형성하는 방법이 제공되며, 여기서 에칭 마스크는 측벽을 갖는 에칭 마스크 피쳐를 가지며, 에칭 마스크 피쳐는 제 1 임계 치수를 갖는다. 순환적 임계 치수 감축이 제 1 임계 치수 보다 더 작은 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위해 수행된다. 각각의 사이클은 에칭 마스크 피쳐에 대해, 수직 측벽을 포함하여 노출된 표면 위의 증착 층을 증착하는 증착 위상 및 증착 층을 다시 에칭하여 수직 측벽상에 선택적 증착을 남기는 에칭 위상을 포함한다. 피쳐는 에칭 층 내로 에칭되고, 여기서 에칭 층 피쳐는 제 1 임계 치수 보다 더 작은 제 3 임계 치수를 갖는다.
에칭 마스크, 에칭 스택, 피쳐, 임계 치수, 순환적 임계 치수 감축

Description

에칭 마스크 피쳐 임계 치수의 감축{REDUCTION OF ETCH MASK FEATURE CRITICAL DIMENSIONS}
발명의 배경
본 발명은 반도체 디바이스의 형성에 관한 것이다.
반도체 웨이퍼 처리 동안, 반도체 디바이스의 피쳐가 공지의 패터닝 및 에칭 프로세스를 사용하여 웨이퍼에 형성된다. 이들 프로세스에 있어서, 포토레지스트 (PR) 재료가 웨이퍼 상에 증착되고, 그 후 레티클에 의해 필터링된 광에 노출된다. 레티클은 일반적으로 광이 레티클을 통하여 전파되는 것을 차단하는 예시적인 피쳐 지오메트리로 패터닝된 유리판이다.
레티클을 통과한 후, 광은 포토레지스트 재료의 표면과 접촉한다. 광은 현상액이 포토레지스 재료의 부분을 제거할 수 있도록 포토레지스트 재료의 화학적 조성을 변화시킨다. 포지티브 포토레지스트 재료의 경우에 있어서, 노광 영역이 제거되고, 네거티브 포토레지스트 재료의 경우에는, 미노광 영역이 제거된다. 따라서, 웨이퍼는 더 이상 포토레지스트 재료에 의해 보호되지 않는 영역으로부터 아래에 놓인 재료를 제거하도록 에칭되어, 웨이퍼에 소정의 피쳐를 형성한다.
다양한 세대의 포토레지스트가 공지되어 있다. 딥 울트라 바이올렛 (DUV) 포토레지스트는 248 nm 광에 노출된다. 이해를 용이하게 하기 위하여, 도 1A 는 에칭되어 스택 (100) 을 형성하는 층 (108) 위의 ARL (Anti-reflective layer) 위에, 패터닝된 포토레지스트 층 (112) 을 갖는 기판 (104) 위의 층 (108) 의 개략 단면도이다. 포토레지스트 패턴은 가장 작은 피쳐의 폭 (116) 일 수도 있는 임계 치수 (CD) 를 갖는다. 현재, 248 nm 포토레지스트에 대해, 포토레지스트의 통상의 CD 는 종래의 프로세스를 사용할 때 230-250 nm 일 수도 있다. 파장에 종속하는 광학 특성에 기인하여, 더 긴 파장 광에 노출되는 포토레지스트는 더 큰 이론적 최소 임계 치수를 갖는다.
피쳐 (120) 는 그 후 도 1B 에 도시된 포토레지스트 패턴을 통하여 에칭될 수도 있다. 이상적으로, 피쳐의 CD (피쳐의 폭) 는 포토레지스트 (112) 의 피쳐의 CD (116) 와 동일하다. 실제로는, 피쳐 (116) 의 CD 는 패시팅 (faceting), 포토레지스트의 부식, 또는 언더커팅에 기인하여 포토레지스트 (112) 의 CD 보다 더 클 수도 있다. 피쳐는 또한 테이퍼진 형상일 수도 있고, 여기서 피쳐의 CD 는 적어도 포토레지스트의 CD 만큼 크지만, 피쳐는 피쳐 저부 근처에서 더 작은 폭을 갖도록 테이퍼진다. 이러한 테이퍼링은 신뢰할 수 없는 피쳐를 제공할 수도 있다.
더 작은 CD 를 갖는 피쳐를 제공하기 위하여, 더 짧은 파장 광을 사용하여 형성된 피쳐가 추구되고 있다. 193 nm 포토레지스트는 193 nm 광에 의해 노광된다. 위상 시프트 레티클 및 다른 기술을 사용하여, 90-100 nm CD 포토레지스트 패턴이 193 nm 포토레지스트를 사용하여 형성될 수도 있다. 이것은 90-100 nm 의 CD 를 갖는 피쳐를 제공할 수 있을 것이다. 157 nm 포토레지스트는 157 nm 광에 의해 노광된다. 위상 시프트 레티클 및 다른 기술을 사용하여, 서브 90 nm CD 포토레지스트 패턴이 형성될 수도 있다. 이것은 서브 90 nm CD 를 갖는 피쳐를 제공할 수 있을 것이다.
더 짧은 파장 포토레지스트의 사용은 더 긴 파장을 사용하는 포토레지스트에 비해 부가적인 문제를 제공할 수도 있다. 이론적인 한계에 가까운 CD 를 얻기 위하여, 리소그래피 장치는 더욱 정밀해야하며, 이것은 더욱 고가의 리소그래피 장비를 필요로 할 것이다. 현재, 193 nm 포토레지스트 및 157 nm 포토레지스트는 더 긴 파장 포토레지스트 만큼 높은 선택도를 가질 수 없고 플라즈마 에칭 조건하에서 더욱 쉽게 변형될 수도 있다.
메모리 디바이스의 형성에서와 같은 도전층의 에칭에 있어서, 성능을 감소시키지 않고 디바이스 밀도를 증가시키는 것이 바람직하다.
발명의 요약
상기의 내용을 달성하기 위하여, 그리고 본 발명의 목적에 따라, 에칭 층 위에 에칭 마스크를 갖는 에칭 스택의 에칭 층에 피쳐를 형성하는 방법이 제공되며, 여기서 에칭 마스크는 측벽을 갖는 에칭 마스크 피쳐를 가지며, 에칭 마스크 피쳐는 제 1 임계 치수를 갖는다. 순환적 임계 치수 감축이 제 1 임계 치수 보다 더 작은 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위해 수행된다. 각각의 사이클은 에칭 마스크 피쳐에 대해, 수직 측벽을 포함하여 노출된 표면 위의 증착 층을 증착하는 증착 위상 및 증착 층을 다시 에칭하여 수직 측벽상에 선택적 증착을 남기는 에칭 위상을 포함한다. 피쳐는 에칭 층 내로 에칭되고, 여기서 에칭 층 피쳐는 제 1 임계 치수 보다 더 작은 제 3 임계 치수를 갖는다.
본 발명의 또 다른 실시형태에 있어서, 에칭 층에 피쳐를 형성하는 방법이 제공된다. 에칭 층을 갖는 에칭 스택은 에칭 챔버 내로 배치되고, 여기서 측벽을 갖는 에칭 마스크 피쳐를 갖는 에칭 마스크는 에칭 층 위에 있고, 에칭 마스크 피쳐는 제 1 임계 치수를 갖는다. 적어도 2 사이클에 대하여, 순환적 임계 치수 감축은 에칭 챔버 내에서 제 1 임계 치수 보다 작은 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하도록 수행된다. 각각의 사이클은 에칭 마스크 피쳐의 측벽 위에 증착 층을 증착하는 증착 위상 및 증착 층을 다시 에칭하는 에칭 위상을 포함한다. 피쳐는 에칭 챔버 내에서 에칭 층 안으로 에칭되며, 여기서 에칭 층 피쳐는 제 1 임계 치수 보다 작은 제 3 임계 치수를 갖는다.
본 발명의 또 다른 실시형태에 있어서, 에칭 층에 피쳐를 형성하는 장치가 제공되며, 여기서 그 층은 기판에 의해 지지되고, 에칭 층은 제 1 CD 를 갖는 마스크 피쳐를 갖는 에칭 마스크에 의해 커버된다. 플라즈마 처리 챔버는 플라즈마 처리 챔버 인클로저 (enclosure) 를 형성하는 챔버 벽, 플라즈마 처리 챔버 인클로저 내에 기판을 지지하는 기판 서포트, 플라즈마 처리 챔버 인클로저 내의 압력을 조정하는 압력 조정기, 플라즈마를 유지하기 위해 플라즈마 처리 챔버 인클로저에 전력을 공급하는 적어도 하나의 전극, 플라즈마 처리 챔버 인클로저 내로 가스를 공급하는 가스 입구, 및 플라즈마 처리 챔버 인클로저로부터 가스를 배출하는 가스 출구를 포함한다. 가스 소스는 가스 입구와 유체 연결되어 있다. 제어기는 가스 소스 및 적어도 하나의 전극에 제어가능하게 연결되고, 적어도 하나의 프로세서 및 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독 가능 매체는 적어도 5 사이클 동안 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위하여 순환적 임계 치수 감축 프로세스를 제공하는 컴퓨터 판독가능 코드, 적어도 5 사이클의 순환적 임계 치수 감축 프로세스의 완료 후에 플라즈마 처리 챔버로 에천트 가스의 흐름을 제공하는 컴퓨터 판독가능 코드, 및 에천트 가스를 사용하여 제 3 임계 치수를 갖는 에칭 층의 피쳐를 에칭하는 컴퓨터 판독가능 코드를 포함한다. 적어도 5 사이클 동안 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위하여 순환적 임계 치수 감축 프로세스를 제공하는 컴퓨터 판독가능 코드는, 플라즈마 처리 챔버 인클로저로 증착 가스의 흐름을 제공하는 컴퓨터 판독가능 코드, 플라즈마 처리 챔버 인클로저로의 증착 가스의 흐름을 중지시키는 컴퓨터 판독가능 코드, 제 1 증착 가스의 흐름이 중지된 후 플라즈마 처리 챔버 인클로저로 에칭 위상 가스의 흐름을 제공하는 컴퓨터 판독가능 코드, 및 플라즈마 처리 챔버 인클로저로의 에칭 위상 가스의 흐름을 중지시키는 컴퓨터 판독가능 코드를 포함한다.
본 발명의 이들 및 다른 특징은 본 발명의 상세한 설명에서 첨부된 도면과 관련하여 이하에 더욱 상세히 설명될 것이다.
도면의 간단한 설명
본 발명은 첨부한 도면에서 제한이 아니라 예시로서 도시되며, 동일한 부호는 동일한 요소를 나타낸다.
도 1A 및 도 1B 는 종래의 기술에 따라 에칭된 스택의 개략 단면도이다.
도 2 는 본 발명의 일 실시형태에서 사용될 수 있는 프로세스의 고레벨 흐름도이다.
도 3A 내지 도 3D 는 본 발명의 일 실시형태에 따라 처리된 스택의 개략 단면도이다.
도 4A 내지 도 4F 는 본 발명의 예에 따라 처리된 스택의 개략 단면도이다.
도 5 는 본 발명을 실시하는 데 있어서 사용될 수 있는 플라즈마 처리 챔버의 개략도이다.
도 6A 및 도 6B 는 본 발명의 실시형태에서 사용되는 제어기를 구현하는 데 적합한 컴퓨터 시스템을 도시한다.
바람직한 실시형태의 상세한 설명
본 발명은 첨부한 도면에 도시된 그것의 수개의 바람직한 실시형태를 참조하여 상세히 설명된다. 다음의 상세한 설명에 있어서, 다수의 특정 상세가 본 발명에 대한 철저한 이해를 제공하기 위해 언급된다. 그러나, 본 기술분야에 통상의 지식을 가진 자에게는 본 발명은 이들 특정 상세의 일부 또는 전부가 없이도 실시될 수도 있다는 것은 분명할 것이다. 다른 경우에 있어서, 공지된 프로세스 단계 및/또는 구조는 본 발명을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않았다.
본 발명은 작은 임계 치수 (CD) 를 갖는 피쳐를 제공한다. 더욱 상세히 설명하면, 본 발명은 피쳐를 에칭하기 위해 사용되는 패터닝된 마스크의 CD 보다 더 작은 CD 를 갖는 피쳐를 제공한다.
이해를 용이하게 하기 위하여, 도 2 는 본 발명의 일 실시형태에서 사용될 수도 있는 프로세스의 고레벨 흐름도이다. 패터닝된 에칭 마스크가 제공된다 (단계 204). 이러한 패터닝된 에칭 마스크의 예는 실리콘 하드 마스크 또는 비정질 카본 하드 마스크 등의 하드 마스크 및 패터닝된 포토레지스트 마스크이다. 도 3A 는 기판 (304) 위의 에칭 층 (308) 의 개략 단면도이다. 피쳐 (314) 를 갖는 패터닝된 에칭 마스크 (312) 는 기판 (304) 위에, 에칭 층 (308) 위에, ARL (310) 위에 있으며, 이것은 스택 (300) 을 형성한다. 에칭 마스크는 가장작은 가능한 피쳐의 폭 (316) 의 가장 넓은 부분일 수 있는 마스크 피쳐 임계 치수 (CD) 를 갖는다.
순환적 임계 치수 감축이 CD 를 감축하기 위해 수행된다 (단계 208). 순환적 임계 치수 감축 프로세스는 에칭 마스크 피쳐 (314) 의 측벽 위에 층을 증착하는 단계 (단계 209) 및 그 후 증착 층을 다시 에칭하는 단계 (단계 210) 의 적어도 2 단계를 포함한다. 도 3B 는 피쳐 (314) 의 측벽 위에 증착된, 순환적 임계 치수 감축에 의해 형성된 층 (320) 을 갖는 패터닝된 에칭 마스크 (312) 의 개략 단면도이다. 증착 층 (320) 은 마스크 피쳐 (314) 내에 증착 층 피쳐 (322) 를 형성하며, 여기서 증착 층 피쳐 (322) 는 마스크 피쳐 (314) 의 CD (316) 보다 더 작은 감소된 CD (324) 를 갖는다.
바람직하게는, 증착 층 피쳐 (322) 의 감소된 CD (324) 는 마스크 피쳐의 CD (316) 보다 적어도 10% 더 작다 (즉, 마스크 피쳐의 CD (316) 의 90% 보다 더 크지 않다). 더욱 바람지하게는, 증착 층 피쳐 (322) 의 감소된 CD (324) 는 마스크 피쳐의 CD (316) 보다 적어도 20% 더 작다 (즉, 마스크 피쳐의 CD (316) 의 80% 보다 더 크지 않다). 가장 바람직하게는, 증착 층 피쳐 (322) 의 감소된 CD (324) 는 마스크 피쳐의 CD (316) 보다 적어도 30% 더 작다 (즉 마스크 피쳐의 CD (316) 의 70% 보다 더 크지 않다). 예를 들어, 증착 층 피쳐는 마스크 피쳐의 CD (316) 보다 99% 더 작은 감소된 CD (316) 를 가질 수도 있다. 증착 층 피쳐 (322) 는 도시된 바와 같이 고도로 등각인 실질적으로 수직인 측벽 (328) 을 갖는 것이 또한 바람직하다. 실질적으로 수직인 측벽의 예는 저부로부터 상부로 피쳐의 저부에 대해 88°내지 90°사이의 각도를 만드는 측벽이다. 등각 측벽은 피쳐의 상부로부터 저부까지 실질적으로 동일한 두께를 갖는 증착 층을 갖는다. 비등각 측벽은 패시팅 또는 브레드 로핑 (bread-loafing) 포메이션을 형성할 수도 있고, 이것은 실질적이지 않게 수직인 측벽을 제공한다. (패시팅 포메이션으로부터) 테이퍼진 측벽 또는 브레드 로핑 측벽은 증착 층 CD 를 증가시키고 열악한 에칭 마스크를 제공할 수도 있다. 바람직하게는, 측벽 상의 증착은 마스크 피쳐의 저부 상의 증착 보다 더 두껍다. 더욱 바람직하게는, 어떤 층도 마스크 피쳐의 저부 위에 증착되지 않는다.
본 발명의 일부 실시형태에 있어서, 어떤 증착 층도 에칭 마스크의 상부에 존재하지 않는다. 다른 실시형태에 있어서, 증착 층의 일부가 에칭 마스크의 상부 위에 형성된다.
그 후, 피쳐는 증착 층 피쳐 (322) 를 통해 에칭될 층 (308) 속으로 에칭된다 (단계 212). 도 3C 는 에칭될 층 (308) 속으로 에칭된 피쳐 (332) 를 나타낸다. 이 예에서, 에칭될 층 (308) 에 에칭된 피쳐 (332) 는 증착 층 피쳐 (322) 의 CD (324) 와 동일한 CD (336) 을 갖는다. 실제로, 피쳐 (332) 의 CD (336) 는 증착 층 (320) 의 피쳐 (322) 의 CD (324) 보다 약간 더 클 수도 있다. 그러나, 증착 층 피쳐 (322) 의 CD (324) 는 마스크 (312) 의 CD (316) 보다 상당히 더 작기 때문에, 에칭될 층 (308) 의 피쳐 (332) 의 CD (336) 는 마스크 (312) 의 CD (316) 보다 여전히 더 작다. 만일 증착 층의 CD (324) 가 마스크의 CD 보다 약간만 작았다면, 또는 만일 증착 층이 패시팅 또는 브레드 로핑되었다면, 에칭될 층의 CD 는 마스크의 CD 보다 더 작지 않을지도 모른다. 또한, 패시팅되거나 브레드 로핑된 증착 층은 그 층의 패시팅되거나 불규칙하게 성형된 피쳐가 에칭되도록 할 수도 있다. 또한, 마스크 피쳐의 저부 상의 증착을 최소화하는 것이 바람직하다. 바람직하게는, 에칭될 층 (308) 에 에칭된 피쳐 (332) 의 CD (336) 는 마스크 피쳐의 CD (316) 보다 적어도 30% 더 작다. 더욱 바람직하게는, 에칭될 층 (308) 에 에칭된 피쳐 (332) 의 CD (336) 는 마스크 피쳐의 CD (316) 보다 적어도 40% 더 작다. 가장 바람직하게는, 에칭될 층 (308) 에 에칭된 피쳐 (332) 의 CD (336) 는 마스크 피쳐의 CD (316) 보다 적어도 50% 더 작다. 마스크 및 증착 층은 그 후 제거될 수도 있다 (단계 216). 이것은 단일의 단계 또는 개별의 증착 층 제거 단계 및 마스크 제거 단계를 갖는 2개의 개별 단계로서 행해질 수도 있다. 애싱이 스트리핑 프로세스에 사용될 수도 있다. 도 3D 는 증착 층 및 에칭 마스크가 제거된 후의 스택 (300) 을 나타낸다. 부가적인 형성 단계가 수행될 수도 있다 (단계 220). 예를 들어, 콘택 (340) 이 그 후 피쳐에 형성될 수도 있다. 이중 다마신 구조를 제공하기 위하여, 트렌치는 콘택이 형성되기 전에 에치될 수도 있다. 부가 프로세스는 콘택이 형성 된 후에 수행될 수도 있다.
기상 증착법의 특성에 기인하여, 등각 층 (320) 의 형성은, 극도로 프로파일 상부의 핀치 오프 및 증착층의 브레드 로프 형상의 형성을 초래하는 가시선 때문에 증착 레이트가 불변적으로 프로파일의 상부에 유리하기 때문에 항상 어렵다. 열 "리플로우" 포스트 증착 등의, 보다 수직인 프로파일을 얻기 위해 사용되는 방법은 종종 다른 바람직하지 않은 부작용을 초래한다.
본 발명의 프로세스의 하나의 이점은 비수직 증착 프로파일이 후속하는 이방성 에칭 단계에 의해 더욱 수직으로 만들어질 수 있다는 것이다. 본 발명의 프로세스의 또 다른 이점은 증착 층이 부가되고 다시 에칭되어 각각의 사이클 동안 형성된 얇은 증착 층을 생성할 수 있다는 것이다. 이러한 얇은 층은 단일의 두꺼운 층을 형성함으로써 발생될 수 있는 디라미네이션 (delamination) 을 방지하는 것을 도울 수 있다. 단일의 두꺼운 막은 또한 다른 문제를 발생시킨다. 또한, 순환적 프로세스는 보다 양호한 등각 증착 층을 제공하기 위하여, 더욱 많은 튜닝 파라미터를 허용하는 더욱 많은 제어 파라미터를 제공한다. 순환 프로세스는 CD 감축 프로세스에 걸쳐 브레드 로프를 계속 최소로 유지할 것이기 때문에, 증착 프로파일의 저부에서의 CD 이득이 계속 증가할 수 있다.
유전체 에칭의 예
본 발명의 예에서, 에칭될 층은 도 4A 에서 도시된 바와 같이 기판 (404) 위에 배치되는 유전체 층 (408) 이다. 반사 방지 층 (ARL) (410) 은 유전체 층 (408) 위에 배치된다. 248 nm 포토레지스트의 패터닝된 포터레지스트 마스크 (412) 는 ARL (410) 위에 배치된다 (단계 204). 포토레지스트 마스크 피쳐 (414) 는 패터닝된 포터레지스트 마스크 (412) 에 형성된다. 현재, 248 nm 포토레지스트 에칭 마스크에 대해, 포토레지스트에 대한 통상적인 CD 는 종래의 프로세스를 사용할 때 230-250 nm 일 수도 있다. 기판은 플라즈마 처리 챔버 내에 배치된다.
도 5 는 CD 감축, 에칭 및 스트리핑을 수행하는 데 사용될 수도 있는 플라즈마 처리 챔버 (500) 의 개략도이다. 플라즈마 처리 챔버 (500) 는 제한 링 (502), 상부 전극 (504), 하부 전극 (508), 가스 소스 (510) 및 배출 펌프 (520) 를 포함한다. 플라즈마 처리 챔버 (500) 내에서, 기판 (304) 은 하부 전극 (508) 상에 위치된다. 하부 전극 (508) 은 기판 (304) 을 유지하는 적합한 기판 처킹 메카니즘 (예를 들어, 정전기적, 기계적 클램핑 등) 을 포함한다. 리액터 상부 (528) 는 하부 전극 (508) 에 직접 대향하여 배치된 상부 전극 (504) 을 포함한다. 상부 전극 (504), 하부 전극 (508), 및 제한 링 (502) 은 제한된 플라즈마 볼륨을 형성한다. 가스는 가스 소스 (510) 에 의해 제한 플라즈마 볼륨에 공급되고 배출 펌프 (520) 에 의해 제한 링 (502) 및 배출 포트를 통해 제한된 플라즈마 볼륨으로부터 배출된다. 제 1 RF 소스 (544) 는 상부 전극 (504) 에 전기적으로 연결된다. 제 2 RF 소스 (548) 는 하부 전극 (508) 에 전기적으로 연결된다. 챔버 벽 (552) 은 제한 링 (502), 상부 전극 (504) 및 하부 전극 (508) 을 둘러싼다. 제 1 RF 소스 (544) 및 제 2 RF 소스 (548) 는 27 MHz 전원 및 2 MHz 전원을 포함할 수도 있다. 전극에 RF 전력을 연결하는 다른 조합 이 가능하다. 본 발명의 바람직한 실시형태에서 사용될 수도 있는 캘리포니아주 프레몬트의 램 리서치 코포레이션TM 에 의해 제작된, 챔버에 부착된 터보 펌프를 갖는 Exelan HP 와 기본적으로 동일한 Exelan HPTTM 의 경우, 27 MHz 및 2 MHz 전원은 하부 전극에 연결된 제 2 RF 소스 (548) 를 구성하고, 상부 전극은 접지된다. 제어기 (535) 는 RF 소스 (544, 548), 배출 펌프 (520) 및 가스 소스 (510) 에 제어가능하게 연결된다. Exelan HPT 는 에칭될 층 (308) 이 실리콘 옥사이드 또는 오르가노 실리케이트 글래스 등의 유전체 층일 때 사용될 것이다.
도 6A 및 도 6B 는 본 발명의 실시형태에 사용되는 제어기 (535) 를 구현하는데 적합한 컴퓨터 시스템 (1300) 을 도시한다. 도 6A 는 하나의 가능한 물리적 형태의 컴퓨터 시스템을 나타낸다. 물론, 그 컴퓨터 시스템은 집적 회로, 인쇄 회로 보드, 및 소형 휴대용 디바이스로부터 거대한 슈퍼컴퓨터에 이르는 다수의 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (1300) 은 모니터 (1302), 디스플레이 (1304), 하우징 (1306), 디스크 드라이브 (1308), 키보드 (1310) 및 마우스 (1312) 를 포함한다. 디스크 (1314) 는 컴퓨터 시스템 (1300) 으로 및 컴퓨터 시스템 (1300) 으로부터 데이터를 전송하기 위해 사용되는 컴퓨터 판독가능 매체이다.
도 6B 는 컴퓨터 시스템 (1300) 에 대한 블록도의 예이다. 시스템 버스 (1320) 에는 다양한 서브시스템이 부착된다. 프로세스 (1322) (중앙처리장치 또는 CPU 로도 지칭함) 는 메모리 (1324) 를 포함하는 저장 장치에 커플링된다. 메모리 (1324) 는 랜덤 액세스 메모리 (RAM) 및 리드 온리 메모리 (ROM) 를 포함한다. 본 기술분야에서 공지된 바와 같이, ROM 은 데이터 및 명령을 CPU 로 단방향으로 전송하는 작용을 하고, RAM 은 통상적으로 데이터 및 명령을 양방향 방식으로 전송하도록 사용된다. 메모리의 이들 양 유형은 이하에 설명되는 컴퓨터 판독가능 매체의 임의의 적합한 것을 포함할 수도 있다. 고정식 디스크 (1326) 는 또한 CPU (1322) 에 양방향으로 커플링된다; 그것은 부가적인 데이터 저장 용량을 제공하고 또한 이하에 설명되는 컴퓨터 판독가능 매체 중 임의의 것을 포함할 수도 있다. 고정식 디스크 (1326) 는 프로그램, 데이터 등을 저장하기 위해 사용될 수도 있고 통상적으로 1차 저장 매체 보다 더 느린 (하드 디스크 등의) 2차 저장 매체이다. 고정식 디스크 (1326) 내에 보유된 정보는 적당한 경우에 메모리 (1324) 내에 가상 메모리로서 표준 양식으로 통합될 수도 있다. 분리식 디스크 (1314) 는 이하에 설명되는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (1322) 는 또한 디스플레이 (1304), 키보드 (1310), 마우스 (1312) 및 스피커 (1330) 등의 다양한 입력/출력 디바이스에 커플링된다. 일반적으로, 입력/출력 디바이스는 비디오 디스플레이, 트랙 볼, 마우스, 키보드, 마이크로폰, 터치 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿, 스타일러스, 음성 또는 수기 인식기, 바이오메트릭 판독기 또는 다른 컴퓨터 중 임의의 것일 수도 있다. CPU (1322) 는 네트워크 인터페이스 (1340) 를 사용하여 통신 네트워크 또는 또 다른 컴퓨터에 선택적으로 커플링될 수도 있다. 이러한 네트워크 인터페이스로써, CPU 가 네트워크로부터 정보를 수신하고, 상술한 단계를 수행하는 중에 네크워크로 정보를 출력할 수도 있다고 생각된다. 또한, 본 발명의 방법 실시형태는 CPU (1322) 상에서만 실행할 수도 있거나 처리의 일부를 공유하는 원격 CPU 와 결합하여 인터넷 등의 네트워크 상에서 실행할 수도 있다.
또한, 본 발명의 실시형태는 다양한 컴퓨터 구현 동작을 수행하는 컴퓨터 코드를 갖는 캄퓨터 판독가능 매체를 갖는 컴퓨터 저장 제품에 더욱 관련된다. 매체 및 컴퓨터 코드는 본 발명의 목적에 따라 특별히 설계 및 구성된 것들일 수도 있고, 또는 그들은 컴퓨터 소프트웨어 기술에서 통상의 지식을 가진 자들에게 공지되고 이용가능한 종류일 수도 있다. 컴퓨터 판독가능 매체의 예는 하드 디스크, 플로피 디스크 및 자기 테이프 등의 자성 매체; CD-ROM 및 홀로그래픽 디바이스 등의 광학 매체; 플롭티컬 디스크 등의 자기광 매체; 및 사용자 주문형 집적회로 (ASIC), 프로그램가능 로직 디바이스 (PLD) 및 ROM 과 RAM 디바이스 등의 프로그램 코드를 저장 및 실행하도록 특별히 구성된 하드웨어 디바이스를 포함하지만, 이것들에 제한되지 않는다. 컴퓨터 코드의 예는 컴파일러에 의해 생성된 기계 코드, 및 인터프리터를 사용하여 컴퓨터에 의해 실행되는 고급 코드를 포함하는 파일을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에 구현된 컴퓨터 데이터 신호에 의해 전송되고 프로세서에 의해 실행가능한 명령의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
다른 예는 본 발명을 수행하는 다른 디바이스를 사용할 수도 있다.
다음으로, 순환 임계 치수 감축이 감축된 CD 를 갖는 증착 층 피쳐를 제공하 기 위해 수행된다 (단계 208). 이러한 예에 있어서, 증착 위상 (단계 209) 은 증착 층을 형성하기 위하여 증착 가스를 공급하고 증착 가스로부터 플라즈마를 생성하는 것을 포함한다. 이러한 예에 있어서, 증착 가스는 폴리머 형성 레시피를 포함한다. 이러한 폴리머 형성 레시피의 예는 CH4 및 C2H4 등의 하이드로카본 가스 및 CH3F, CH2F2, CHF3, C4F6 및 C4F8 등의 플루오로카본 가스이다. 폴리머 형성 레시피의 또 다른 예는 CF4 및 H2 의 레시피 등의 플루오로카본 화학작용 및 수소 함유 가스일 것이다. 바람직한 실시형태에 있어서, CF4 및 H2 는 1:2 내지 2:1 의 범위의 몰비 (CF4:H2) 를 갖는다. 이러한 예에 있어서, 전력은 2 MHz 에서 400 와트 및 27 MHz 에서 800 와트로 공급된다. 도 4B 는 증착 위상 (단계 209) 에 의해 포토레지스트 마스크 (412) 위에 형성된 증착 층 (420) 의 개략 단면도이다. 이러한 예에서, 증착 층 (420) 의 부분은 포토레지스트 (412) 의 상부 표면 위에 있고, 마스크 피쳐의 저부의 노출된 ARL (410) 의 부분 위에 있고, 또한 포토레지스트 (412) 의 측벽 위에 있다.
에칭 위상 (단계 210) 은 증착 층 (420) 의 부분을 에칭해 없애기 위하여 에칭 위상 가스를 제공하는 것과 에칭 위상 가스로부터 에칭 위상 플라즈마를 생성하는 것을 포함한다. 에칭 위상 가스는 증착 가스와는 다르다. 도시된 바와 같이, 증착 위상 (단계 209) 및 에칭 위상 (단계 210) 은 상이한 시간에 발생한다. 바람직하게는, 에칭은 이방성 에칭이다. 이러한 예에서, 에칭 가스는 CF4, CHF3, 및 CH2F2 등의 플루오로카본 화학작용을 포함한다. O2, N2 및 H2 등의 다른 부가제가 부가될 수도 있다. 이러한 예에서, 전력은 2 MHz 에서 0 와트 및 27 MHz 에서 800 와트로 공급된다. 도 4C 는 증착 층이 에칭 위상 (단계 210) 에 의해 에칭되어버린 후, 포토레지스트 마스크 (412) 위에 형성된 증착 층 (420) 의 개략 단면도이다. 이러한 예에서, 에칭 위상 (단계 210) 은 도시된 바와 같이 포토레지스트 (412) 의 상부 표면 위 및 노출된 ARL (410) 의 부분의 위의 증착 층 (420) 의 부분을 얇게하고 제거한다.
이러한 예에서, 증착 위상 (단계 209) 은 2회 반복된다. 동일한 증착 레시피가 상술한 바와 같이 여기서 사용된다. 대안적인 실시형태에 있어서, 증착 레시피는 또한 제 1 증착 위상의 레시피로부터 변경될 수 있다. 도 4D 는 제 2 증착 위상 (단계 208) 에 의해 포토레지스트 마스크 (412) 위에 형성된 증착 층 (420) 의 개략 단면도이다. 또다시, 증착 층 (420) 의 부분이 포토레지스트 (412) 의 상부 표면 위에 있고, 노출된 ARL (410) 부분 위에 있고, 또한 포토레지스트 (412) 의 측벽 위에 있다. 이러한 실시형태에서의 선택적 에칭은 측벽상의 네트 증착을 이전의 에칭 후 측벽상의 남아있는 증착에 기인하여 더 두껍게 한다.
에칭 위상 (단계 210) 은 2회 반복된다. 동일한 에칭 레시피가 상술된 바와 같이 여기서 사용된다. 에칭 레시피는 또한 제 1 증착 위상의 레시피로부터 변경될 수 있다. 도 4E 는 증착 층 (420) 의 부분이 제 2 에칭 위상 (단계 210) 에 의해 에칭되어버린 후, 포토레지스트 마스크 (412) 위에 형성된 증착 층 (420) 의 개략 단면도이다. 또다시, 에칭 위상 (단계 210) 은 도시된 바와 같이 포토레지스트 (412) 의 상부 표면 위 및 노출된 ARL (410) 의 부분 위의 증착 층 (420) 의 부분을 제거한다. 알 수 있는 바와같이, 측벽 위의 나머지 증착층은 도 4C 에 도시된 측벽 위의 남아있는 증착 층 보다 더 두껍다.
순환적 임계 치수 프로세스 (단계 208) 는 소정의 임계 치수 감축에 도달할 때까지 이들 사이클을 가능한 한 다수 회 반복할 수 있다.
순환적 임계 치수 감축 (단계 208) 이 완료된 후, 유전체 층은 그 후 감소된 CD 를 갖는 에칭 마스크를 사용하여 에칭된다 (단계 212). 에칭은 에칭 가스를 공급하고 에칭 가스로부터 에칭 플라즈마를 형성하는 것을 포함한다. 이러한 예에서, 에칭 위상 (단계 210) 에서 사용된 에칭 레시피 또는 증착 위상 (단계 209) 에서의 레시피와는 상이한 에칭 레시피가 유전체 층 에칭 (단계 212) 을 위해 사용된다. 이것은 유전체 층 (408) 이 순환적 임계 치수 감축 (단계 208) 동안 에칭되지 않는 것이 바람직하기 때문이다. 유전체 층을 에칭하는 에칭 화학작용의 예는 O2 또는 N2 를 갖는 C4F6 일 것이다. 도 4F 는 피쳐 (452) 가 유전체 층 (408) 에 에칭된 후의 유전체 층 (408) 의 단면도이다. 유전체 층 (408) 속으로 에칭된 피쳐 (452) 의 임계 치수는 본래의 포토레지스트 마스크 피쳐의 임계 치수 보다 더 작다.
그 후, 에칭 마스크는 제거된다 (단계 216). 이러한 예에서, 표준 포토 레지스트 스트립이 에칭 마스크를 제거하기 위해 사용된다. 부가적인 형성 단계가 또한 수행될 수도 있다 (단계 220).
바람직하게는, 각각의 증착 위상에 대한 각각의 증착 층은 1 내지 100 nm 사이이다. 보다 바람직하게는, 각각의 증착 위상에 대한 각각의 증착 층은 1 내지 50 nm 사이이다. 가장 바람직하게는, 각각의 증착 위상에 대한 각각의 증착 층은 1 내지 10 nm 사이이다. 결과적으로, 각각의 증착 층은, CD 에 있어서 소정의 감축이 적어도 2 사이클에서 수행될 수 있도록 통상적인 저부 반사 방지 코팅 (BARC) 의 두께 내지 CD 의 감축의 두께의 대략 1/4 사이의 두께를 가질 것이다. 바람직하게는, 순환적 임계 치수 감축은 적어도 2 사이클에서 수행된다. 더욱 바람직하게는, 임계 치수 감축은 적어도 5 사이클에서 수행된다.
본 발명은 트렌치나 홀 중 어느 하나인 피쳐의 CD 를 감축하는데 유용한다.
본 발명의 다른 실시형태에 있어서, 에칭 층은 로우-k 유전체 층 또는 금속 함유 층 등의 유전체 층일 수도 있다. 에칭 층은 또한 피쳐의 추후 에칭을 위한 하드마스크로서 작용하는 비정질 카본 또는 SiN 층 등의 하드마스크 층일 수도 있다.
본 발명의 다른 실시형태에 있어서, 웨이퍼의 온도는 포토레지스트 마스크 피쳐의 왜곡을 피하기 위하여 포토레지스트 재료의 유리 전이 온도 이하로 유지된다. 바람직하게는, 웨이퍼 온도는 100 ℃ 로부터 -100 ℃ 까지의 범위로 유지된다. 더욱 바람직하게는, 온도는 80 ℃ 내지 -80 ℃ 의 범위로 유지된다. 가장 바람직하게는, 온도는 40 ℃ 내지 -40 ℃ 의 범위로 유지된다.
증착된 재료는 포토레지스트 재료와는 상이한 특성을 가질 것이기 때문에, 포토레지스트 층의 상부 상의 증착된 재료의 과도한 축적은 포토레지스트 피쳐의 바람직하지 않는 왜곡을 발생시킬 수 있다. 5 이상의 사이클에서 증착 및 에칭 프로세스를 수행함으로써, CD 감축 프로세스의 임의의 시간 동안 증착된 재료의 과도한 축적을 피하는 것이 가능하다.
본 발명은 수개의 바람직한 실시형태로써 설명했지만, 본 발명의 범위 내에 있는 변경예, 치환예 및 다양한 대체 등가예가 존재한다. 또한, 본 발명의 방법 및 장치를 구현하는 다수의 대안의 방법이 존재한다. 따라서, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 있는 이러한 모든 변경예, 치환예 및 다양한 대체 등가예를 포함하는 것으로 해석되어야 한다.

Claims (28)

  1. 에칭 층 위에 에칭 마스크를 갖는 에칭 스택의 에칭 층에 피쳐를 형성하는 방법으로서,
    상기 에칭 마스크는 측벽을 갖는 에칭 마스크 피쳐를 가지고, 상기 에칭 마스크 피쳐는 제 1 임계 치수를 가지며,
    상기 방법은,
    상기 제 1 임계 치수 보다 더 작은 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위하여 순환적 임계 치수 감축을 수행하는 단계로서, 각각의 사이클은: 상기 에칭 마스크 피쳐의, 수직 측벽을 포함하는 노출된 표면 위에 증착 층을 증착하는 증착 위상; 및 상기 증착 층을 다시 에칭하여 상기 수직 측벽 상에 선택적 증착을 남기는 에칭 위상을 포함하는, 상기 순환적 임계 치수 감축 수행 단계; 및
    상기 에칭 층 내로 피쳐를 에칭하는 단계로서, 에칭 층 피쳐는 상기 제 1 임계 치수 보다 더 작은 제 3 임계 치수를 갖는, 상기 피쳐 에칭 단계를 포함하는, 피쳐 형성 방법.
  2. 제 1 항에 있어서,
    상기 순환적 임계 치수 감축은 적어도 2 사이클 동안 수행되는, 피쳐 형성 방법.
  3. 제 1 항에 있어서,
    상기 순환적 임계 치수 감축은 적어도 5 사이클 동안 수행되는, 피쳐 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 에칭 위상은 상기 에칭 층을 에칭하지 않는, 피쳐 형성 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 임계 치수 감축 수행 단계는 실질적으로 수직인 증착 측벽을 형성하는, 피쳐 형성 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 임계 치수는 상기 제 1 임계 치수의 70% 보다 더 작은, 피쳐 형성 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 3 임계 치수는 상기 제 1 임계 치수의 70% 보다 더 작은, 피쳐 형성 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 에칭 마스크는 포토레지스트 마스크이며,
    상기 포토레지스트 마스크 및 상기 증착 층을 스트리핑하는 단계를 더욱 포함하는, 피쳐 형성 방법.
  9. 제 8 항에 있어서,
    상기 포토레지스트 마스크 및 증착 층을 스트리핑하는 단계는 상기 포토레지스트 마스크 및 증착 층을 애싱하는 단계를 포함하는, 피쳐 형성 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 증착 위상은 상기 에칭 마스크 피쳐의 저부 및 상기 에칭 마스크의 상부 표면 상에 증착 층의 부분을 증착하는, 피쳐 형성 방법.
  11. 제 10 항에 있어서,
    상기 에칭 위상은 적어도 부분적으로 상기 에칭 마스크 피쳐의 저부 상의 상기 증착 층을 제거하는, 피쳐 형성 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 포토레지스트 마스크는 248 nm 포토레지스트로부터 형성되고, 상기 에칭 층 피쳐는 140 nm 보다 더 크지 않은 CD 를 갖는, 피쳐 형성 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 증착 위상, 상기 에칭 위상 및 상기 에칭 층 내로 피쳐를 에칭하는 단계는 동일한 에칭 챔버에서 수행되는, 피쳐 형성 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 증착 위상, 상기 에칭 위상 및 상기 에칭 층 내로 피쳐를 에칭하는 단계는, 이들 프로세스의 어떤 것도 동시에 수행되지 않도록, 개별의 시간에 수행되는, 피쳐 형성 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 증착 위상은,
    증착 가스를 공급하는 단계; 및
    상기 증착 가스로부터 증착 플라즈마를 형성하는 단계를 포함하는, 피쳐 형성 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 에칭 위상, 상기 에칭 프로세스는 이방성인, 피쳐 형성 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    에칭 플라즈마는 플루오로카본 및 O2 중 적어도 하나를 포함하는, 피쳐 형성 방법.
  18. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    에칭 플라즈마는 CF4 및 O2 중 적어도 하나를 포함하는, 피쳐 형성 방법.
  19. 제 15 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 증착 가스는 하이드로카본 및 플루오로카본 중 적어도 하나를 포함하는, 피쳐 형성 방법.
  20. 제 15 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 증착 가스는 적어도 CF4 및 H2 의 양자를 포함하는, 피쳐 형성 방법.
  21. 제 20 항에 있어서,
    CF4 및 H2 는 1:2 내지 2:1 의 범위의 몰비 (CF4:H2) 를 갖는, 피쳐 형성 방법
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 에칭 위상은,
    상기 증착 가스와는 상이한 에칭 위상 가스를 공급하는 단계; 및
    상기 에칭 위상 가스로부터 에칭 위상 플라즈마를 형성하는 단계를 포함하는, 피쳐 형성 방법.
  23. 제 22 항에 있어서,
    상기 에층 층 내로 피쳐를 에칭하는 단계는,
    상기 에칭 위상 가스 및 상기 증착 가스와는 다른 에칭 가스를 공급하는 단계; 및
    상기 에칭 가스로부터 에칭 플라즈마를 형성하는 단계를 포함하는, 피쳐 형성 방법.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    증착 위상 가스는 폴리머 형성 가스인, 피쳐 형성 방법.
  25. 제 1 항 내지 제 24 항 중 어느 한 항의 방법에 의해 형성된 반도체 디바이스.
  26. 제 1 항 내지 제 24 항 중 어느 한 항의 방법을 수행하는 장치.
  27. 에칭 층에 피쳐를 형성하는 방법으로서,
    에칭 챔버 내로 에칭 층을 갖는 에칭 스택을 배치하는 단계로서, 측벽을 갖는 에칭 마스크 피쳐를 갖는 에칭 마스크는 상기 에칭 층 위에 있고, 상기 에칭 마스크 피쳐는 제 1 임계 치수를 갖는, 상기 에칭 스택 배치 단계;
    상기 에칭 챔버 내에서, 상기 제 1 임계 치수 보다 더 작은 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위하여 적어도 2 사이클 동안 순환적 임계 치수 감축을 수행하는 단계로서, 각각의 사이클은: 상기 에칭 마스크 피쳐의 측벽 위에 증착 층을 증착하는 증착 위상; 및 상기 증착 층을 다시 에칭하는 에칭 위상을 포함하는, 상기 순환적 임계 치수 감축 수행 단계; 및
    상기 에칭 챔버 내에서 상기 에칭 층 내로 피쳐를 에칭하는 단계로서, 에칭 층 피쳐는 상기 제 1 임계 치수 보다 더 작은 제 3 임계 치수를 갖는, 상기 피쳐 에칭 단계를 포함하는, 피쳐 형성 방법.
  28. 에칭 층에 피쳐를 형성하는 장치로서,
    상기 에칭 층은 기판에 의해 지지되고, 상기 에칭 층은 제 1 CD 를 갖는 마스크 피쳐를 갖는 에칭 마스크에 의해 커버되며,
    상기 장치는,
    플라즈마 처리 챔버 인클로저를 형성하는 챔버 벽,
    상기 플라즈마 처리 챔버 인클로저 내에 기판을 지지하는 기판 서포트,
    상기 플라즈마 처리 챔버 인클로저 내의 압력을 조정하는 압력 조정기,
    플라즈마를 유지하기 위해 상기 플라즈마 처리 챔버 인클로저에 전력을 공급 하는 적어도 하나의 전극,
    상기 플라즈마 처리 챔버 인클로저 내로 가스를 공급하는 가스 입구, 및
    상기 플라즈마 처리 챔버 인클로저로부터 가스를 배출하는 가스 출구를 포함하는 플라즈마 처리 챔버;
    상기 가스 입구와 유체 연결되어 있는 가스 소스; 및
    상기 가스 소스 및 상기 적어도 하나의 전극에 제어가능하게 연결된 제어기를 포함하고,
    상기 제어기는,
    적어도 하나의 프로세서; 및
    컴퓨터 판독가능 매체를 포함하고,
    상기 컴퓨터 판독가능 매체는,
    제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위하여 적어도 5 사이클 동안 순환적 임계 치수 감축 프로세스를 제공하는 컴퓨터 판독가능 코드;
    적어도 5 사이클의 순환적 임계 치수 감축 프로세스의 완료 후에 플라즈마 처리 챔버로 에천트 가스의 흐름을 제공하는 컴퓨터 판독가능 코드; 및
    에천트 가스를 사용하여 제 3 임계 치수를 갖는 에칭 층의 피쳐를 에칭하는 컴퓨터 판독가능 코드를 포함하며,
    상기 제 2 임계 치수를 갖는 증착 층 피쳐를 형성하기 위하여 적어도 5 사이클 동안 순환적 임계 치수 감축 프로세스를 제공하는 컴퓨터 판독가능 코드는,
    상기 플라즈마 처리 챔버 인클로저로 증착 가스의 흐름을 제공하는 컴퓨터 판독가능 코드;
    상기 플라즈마 처리 챔버 인클로저로의 상기 증착 가스의 흐름을 중지시키는 컴퓨터 판독가능 코드;
    제 1 증착 가스의 흐름이 중지된 후 상기 플라즈마 처리 챔버 인클로저로 에칭 위상 가스의 흐름을 제공하는 컴퓨터 판독가능 코드; 및
    상기 플라즈마 처리 챔버 인클로저로의 상기 에칭 위상 가스의 흐름을 중지시키는 컴퓨터 판독가능 코드를 포함하는, 피쳐 형성 장치.
KR1020077016328A 2004-12-16 2005-12-06 에칭 마스크 피쳐 임계 치수의 감축 KR20070092282A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/016,455 US20060134917A1 (en) 2004-12-16 2004-12-16 Reduction of etch mask feature critical dimensions
US11/016,455 2004-12-16

Publications (1)

Publication Number Publication Date
KR20070092282A true KR20070092282A (ko) 2007-09-12

Family

ID=36588391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077016328A KR20070092282A (ko) 2004-12-16 2005-12-06 에칭 마스크 피쳐 임계 치수의 감축

Country Status (7)

Country Link
US (1) US20060134917A1 (ko)
JP (1) JP2008524851A (ko)
KR (1) KR20070092282A (ko)
CN (1) CN100543946C (ko)
IL (1) IL183814A0 (ko)
TW (1) TW200641519A (ko)
WO (1) WO2006065630A2 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
JP2007012819A (ja) * 2005-06-29 2007-01-18 Toshiba Corp ドライエッチング方法
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness
US7682516B2 (en) * 2005-10-05 2010-03-23 Lam Research Corporation Vertical profile fixing
US7264743B2 (en) * 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
US7309646B1 (en) * 2006-10-10 2007-12-18 Lam Research Corporation De-fluoridation process
US20080152823A1 (en) * 2006-12-20 2008-06-26 Lam Research Corporation Self-limiting plating method
US7794530B2 (en) * 2006-12-22 2010-09-14 Lam Research Corporation Electroless deposition of cobalt alloys
US7521358B2 (en) * 2006-12-26 2009-04-21 Lam Research Corporation Process integration scheme to lower overall dielectric constant in BEoL interconnect structures
JP5065787B2 (ja) * 2007-07-27 2012-11-07 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、および記憶媒体
JP2010041028A (ja) 2008-07-11 2010-02-18 Tokyo Electron Ltd 基板処理方法
US7772122B2 (en) * 2008-09-18 2010-08-10 Lam Research Corporation Sidewall forming processes
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
US9601349B2 (en) 2009-02-17 2017-03-21 Macronix International Co., Ltd. Etching method
US20120094494A1 (en) * 2010-10-14 2012-04-19 Macronix International Co., Ltd. Methods for etching multi-layer hardmasks
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
CN103000505B (zh) * 2011-09-16 2015-10-14 中芯国际集成电路制造(上海)有限公司 多栅器件的形成方法
CN104157556B (zh) * 2013-05-15 2017-08-25 中芯国际集成电路制造(上海)有限公司 金属硬掩模开口刻蚀方法
CN103337476A (zh) * 2013-06-27 2013-10-02 上海华力微电子有限公司 一种减小铜互连沟槽关键尺寸的方法
CN103346119A (zh) * 2013-06-27 2013-10-09 上海华力微电子有限公司 一种减小铜互连沟槽关键尺寸的方法
GB201322931D0 (en) 2013-12-23 2014-02-12 Spts Technologies Ltd Method of etching
US9324578B2 (en) 2014-01-29 2016-04-26 Taiwan Semiconductor Manufacturing Company Limited Hard mask reshaping
CN104241100A (zh) * 2014-09-23 2014-12-24 上海华力微电子有限公司 小尺寸图形的制作方法
US10037890B2 (en) * 2016-10-11 2018-07-31 Lam Research Corporation Method for selectively etching with reduced aspect ratio dependence
SG10202100951SA (en) 2016-11-21 2021-03-30 Nanostring Technologies Inc Chemical compositions and methods of using same
US10734238B2 (en) * 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
JP7145031B2 (ja) * 2017-12-25 2022-09-30 東京エレクトロン株式会社 基板を処理する方法、プラズマ処理装置、及び基板処理装置
CN110010464B (zh) * 2017-12-25 2023-07-14 东京毅力科创株式会社 处理基板的方法
CA3099909A1 (en) 2018-05-14 2019-11-21 Nanostring Technologies, Inc. Chemical compositions and methods of using same
US10818508B2 (en) * 2018-10-17 2020-10-27 Nanya Technology Corporation Semiconductor structure and method for preparing the same

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5378170A (en) * 1976-12-22 1978-07-11 Toshiba Corp Continuous processor for gas plasma etching
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5273609A (en) * 1990-09-12 1993-12-28 Texas Instruments Incorporated Method and apparatus for time-division plasma chopping in a multi-channel plasma processing equipment
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US5296410A (en) * 1992-12-16 1994-03-22 Samsung Electronics Co., Ltd. Method for separating fine patterns of a semiconductor device
JPH0997833A (ja) * 1995-07-22 1997-04-08 Ricoh Co Ltd 半導体装置とその製造方法
US5879853A (en) * 1996-01-18 1999-03-09 Kabushiki Kaisha Toshiba Top antireflective coating material and its process for DUV and VUV lithography systems
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
GB9616225D0 (en) * 1996-08-01 1996-09-11 Surface Tech Sys Ltd Method of surface treatment of semiconductor substrates
US5895740A (en) * 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
US5766998A (en) * 1996-12-27 1998-06-16 Vanguard International Semiconductor Corporation Method for fabricating narrow channel field effect transistors having titanium shallow junctions
US5907775A (en) * 1997-04-11 1999-05-25 Vanguard International Semiconductor Corporation Non-volatile memory device with high gate coupling ratio and manufacturing process therefor
US6187685B1 (en) * 1997-08-01 2001-02-13 Surface Technology Systems Limited Method and apparatus for etching a substrate
FR2777145B1 (fr) * 1998-04-02 2000-04-28 Alsthom Cge Alcatel Modulateur multiporteuses large bande et procede de programmation correspondant
US6218288B1 (en) * 1998-05-11 2001-04-17 Micron Technology, Inc. Multiple step methods for forming conformal layers
US6100014A (en) * 1998-11-24 2000-08-08 United Microelectronics Corp. Method of forming an opening in a dielectric layer through a photoresist layer with silylated sidewall spacers
US6162733A (en) * 1999-01-15 2000-12-19 Lucent Technologies Inc. Method for removing contaminants from integrated circuits
US6368974B1 (en) * 1999-08-02 2002-04-09 United Microelectronics Corp. Shrinking equal effect critical dimension of mask by in situ polymer deposition and etching
US6905800B1 (en) * 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6656282B2 (en) * 2001-10-11 2003-12-02 Moohan Co., Ltd. Atomic layer deposition apparatus and process using remote plasma
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
KR100448714B1 (ko) * 2002-04-24 2004-09-13 삼성전자주식회사 다층 나노라미네이트 구조를 갖는 반도체 장치의 절연막및 그의 형성방법
US7105442B2 (en) * 2002-05-22 2006-09-12 Applied Materials, Inc. Ashable layers for reducing critical dimensions of integrated circuit features
US20030235998A1 (en) * 2002-06-24 2003-12-25 Ming-Chung Liang Method for eliminating standing waves in a photoresist profile
US20040010769A1 (en) * 2002-07-12 2004-01-15 Macronix International Co., Ltd. Method for reducing a pitch of a procedure
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7169695B2 (en) * 2002-10-11 2007-01-30 Lam Research Corporation Method for forming a dual damascene structure
US7090967B2 (en) * 2002-12-30 2006-08-15 Infineon Technologies Ag Pattern transfer in device fabrication
US6780708B1 (en) * 2003-03-05 2004-08-24 Advanced Micro Devices, Inc. Method of forming core and periphery gates including two critical masking steps to form a hard mask in a core region that includes a critical dimension less than achievable at a resolution limit of lithography
US6829056B1 (en) * 2003-08-21 2004-12-07 Michael Barnes Monitoring dimensions of features at different locations in the processing of substrates
US7250371B2 (en) * 2003-08-26 2007-07-31 Lam Research Corporation Reduction of feature critical dimensions
US7012027B2 (en) * 2004-01-27 2006-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Zirconium oxide and hafnium oxide etching using halogen containing chemicals
US6864184B1 (en) * 2004-02-05 2005-03-08 Advanced Micro Devices, Inc. Method for reducing critical dimension attainable via the use of an organic conforming layer
US20060032833A1 (en) * 2004-08-10 2006-02-16 Applied Materials, Inc. Encapsulation of post-etch halogenic residue
US7723235B2 (en) * 2004-09-17 2010-05-25 Renesas Technology Corp. Method for smoothing a resist pattern prior to etching a layer using the resist pattern
US7053003B2 (en) * 2004-10-27 2006-05-30 Lam Research Corporation Photoresist conditioning with hydrogen ramping
US7282441B2 (en) * 2004-11-10 2007-10-16 International Business Machines Corporation De-fluorination after via etch to preserve passivation
US20070026682A1 (en) * 2005-02-10 2007-02-01 Hochberg Michael J Method for advanced time-multiplexed etching
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7049209B1 (en) * 2005-04-01 2006-05-23 International Business Machines Corporation De-fluorination of wafer surface and related structure
KR100810303B1 (ko) * 2005-04-28 2008-03-06 삼성전자주식회사 휴대단말기의 데이터 표시 및 전송방법
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7273815B2 (en) * 2005-08-18 2007-09-25 Lam Research Corporation Etch features with reduced line edge roughness

Also Published As

Publication number Publication date
CN100543946C (zh) 2009-09-23
WO2006065630A3 (en) 2007-04-12
JP2008524851A (ja) 2008-07-10
WO2006065630A2 (en) 2006-06-22
CN101116177A (zh) 2008-01-30
TW200641519A (en) 2006-12-01
US20060134917A1 (en) 2006-06-22
IL183814A0 (en) 2007-09-20

Similar Documents

Publication Publication Date Title
KR20070092282A (ko) 에칭 마스크 피쳐 임계 치수의 감축
KR101274308B1 (ko) 임계 치수 감소 및 거칠기 제어
KR101353239B1 (ko) 피치 감소
KR101083622B1 (ko) 피쳐 임계 치수의 감소
JP5081917B2 (ja) フッ素除去プロセス
KR101184956B1 (ko) 다수의 마스킹 단계를 이용하여 임계 치수를 감소시키는 방법
KR101442269B1 (ko) 무한 선택적 포토레지스트 마스크 식각
KR101711669B1 (ko) 측벽 형성 공정
KR101534883B1 (ko) 마스크 트리밍
US20060240661A1 (en) Method of preventing damage to porous low-K materials during resist stripping
TWI405265B (zh) 均勻控制的蝕刻
WO2009085597A2 (en) Cd bias loading control with arc layer open
JP2007503728A (ja) 改良されたバイレイヤフォトレジストパターンを提供する方法
KR20070046095A (ko) 유전층 에칭 방법

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application